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Title:
FREQUENCY SYNTHESIZER AND METHOD FOR CONTROLLING OSCILLATION FREQUENCY OF OSCILLATOR
Document Type and Number:
WIPO Patent Application WO/2009/122843
Kind Code:
A1
Abstract:
Frequency control with a high accuracy is carried out by means of a high-speed PLL circuit driven at low voltage. A frequency control word (FCW) represents a target multiplier of a reference signal (FREF) with respect to an oscillator output (CVK). A phase detector (51) accumulates the frequency control word (FCW) at the timing of the reference signal (FREF) to detect the phase φR01 of the reference signal (FREF). A phase detector (52) accumulates the number of clocks of the oscillator output (CVK) at the timing of the reference signal (FREF) to detect the phase φV01 of the oscillator output (CVK). A phase detector (53) accumulates the number of clocks of the oscillator output (CVK) at the timing fR1 of the reference signal (FREF) which is delayed by a delay element (61) to detect the phase φV02 of the oscillator output (CVK). A phase detector (57) accumulates the number of clocks of the oscillator output (CVK) at the timing fR2 of the reference signal (FREF) which is delayed by the delay element (61) and a delay element (62) to detect the phase φV00 of the oscillator output (CVK). The sum of the phase φV00 and the phase φV01 and the difference between them are calculated. The results are divided by a divider (86) to calculate the number of clocks φ0 of the oscillator output (CVK) for the time delayed by one delay element. The sum of the phase φR01 and the phase φV01 and the difference between them are calculated to obtain a first phase error signal. The sum of the phase φR01, the phase φ0, and the phase φV02 and the difference between the sum of the phase φR01 and the phase φ0 and the phase φV02 are calculated to obtain a second phase error signal. The first and second phase error signals are combined into a composite signal, and the frequency of the oscillator is controlled by the composite signal.

Inventors:
MAEDA TADASHI (JP)
Application Number:
PCT/JP2009/053987
Publication Date:
October 08, 2009
Filing Date:
March 03, 2009
Export Citation:
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Assignee:
NEC CORP (JP)
MAEDA TADASHI (JP)
International Classes:
H03D13/00; H03L7/087
Foreign References:
JP2007110370A2007-04-26
JP2003324349A2003-11-14
JP2002076886A2002-03-15
Attorney, Agent or Firm:
IEIRI, Takeshi (JP)
House ON 健 (JP)
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Claims:
 基準信号が入力される遅延手段と、
 基準信号の対象信号に対する目標逓倍数である周波数制御語が入力され周波数制御語の累積数を前記基準信号のタイミングでラッチする第1の位相検出手段と、
 対象信号が入力されそのカウント値を前記基準信号の出力のタイミングでラッチする第2の位相検出手段と、
 対象信号が入力されそのカウント値を前記遅延手段の出力のタイミングでラッチする第3の位相検出手段と、
 対象信号が入力され、前記遅延手段の遅延時間分の前記対象信号のパルス数をカウントするカウント手段と、
 第1の位相検出手段の出力と第2の位相検出手段の出力との加減算を行なう第1の加減算手段と、
 第1の位相検出手段の出力と前記カウント手段の出力の和と第2の位相検出手段の出力との加減算を行なう第2の加減算手段と、
 前記第1、第2の加減算手段の出力が入力されそれらを交互に出力する信号切り換え手段と、
 前記信号切り換え手段の出力により制御される発振手段と、
を備えた周波数シンセサイザ。
 基準信号が入力される、遅延時間が前記基準信号の周期の概略1/n(nは2以上の整数)である遅延手段をn段縦列接続してなる遅延回路と、
 基準信号の対象信号に対する目標逓倍数である周波数制御語が入力され周波数制御語の累積数を前記基準信号のタイミングでラッチする第1の位相検出手段と、
 対象信号が入力されそのカウント値を前記基準信号および各遅延手段の出力のタイミングでラッチする(n+1)個の位相検出手段〔それぞれの位相検出手段を第2、第3、…、第(n+1)、第(n+2)の位相検出手段とする〕と、
 前記第2の位相検出手段の出力と第(n+2)の位相検出手段の出力との加減算を行なう第1の加減算手段と、
 前記第1の加減算手段の出力の除算を行ない、第3、…、第(n+1)の位相検出手段でのラッチタイミングの遅れ時間に対応するパルス数を算出する除算手段と、
 前記第1の位相検出手段の出力と前記第2の位相検出手段の出力との加減算を行なう第2の加減算手段と、
 前記第1の位相検出手段の出力と、第3、第4、…、第(n+1)の位相検出手段の出力と、前記除算手段の出力である第3、第4、…、第(n+1)の位相検出手段でのラッチタイミングの遅れ時間に対応するパルス数との加減算を行なう(n-1)個の加減算手段〔それぞれの加減算手段を第3、第4、…、第(n+1)の加減算手段とする〕と、
 前記第2、第3、…、第(n+1)の加減算手段の出力が入力されそれらを順次出力する信号切り換え手段と、
 前記信号切り換え手段の出力により制御される発振手段と、
を備えた周波数シンセサイザ。
 前記除算手段は、遅延手段段数で除算を行ない、k〔kは、1、2、…、(n-1)〕段目までの遅延手段の遅れ時間に対応する対象信号の数を算出することを特徴とする請求項2に記載の周波数シンセサイザ。
 遅延手段の段数を、2の倍数とし、除算をビットシフトで行うことを特徴とする請求項2または3に記載の周波数シンセサイザ。
 基準信号が入力される、遅延時間が前記基準信号の周期程度ないしそれ以下の遅延素子の遅延時間を対象信号によって計測し、
 基準信号の対象信号に対する目標逓倍数である周波数制御語を累積することによって基準信号の位相信号を取得し、
 対象信号の第1の位相信号を、対象信号のカウント値を前記基準信号の出力のタイミング累積することによって取得し、
 対象信号の第2の位相信号を、対象信号のカウント値を前記遅延素子の出力のタイミング累積することによって取得し、
 第1の位相差信号を、基準信号の位相信号と対象信号の第1の位相信号とから算出し、
 第2の位相差信号を、前記遅延時間の計測値と基準信号の位相信号と対象信号の第2の位相信号とから算出し、
 前記第1の位相差信号と前記第2の位相差信号とを交互に用いて発振器の発振周波数を制御する発振器の発振周波数制御方法。
 基準信号が入力される、遅延時間が前記基準信号の周期の概略1/n(nは2以上の整数)である遅延素子をn段縦列接続してなる遅延回路の遅延時間を対象信号によって計測し、その結果に基づいてk〔kは、1、2、…、(n-1)〕段目までの遅延時間を算出し、
 基準信号の対象信号に対する目標逓倍数である周波数制御語を累積することによって基準信号の位相信号を取得し、
 対象信号の第1の位相信号を、対象信号のカウント値を前記基準信号の出力のタイミングで累積することによって取得し、
 対象信号の第2、第3、…、第nの位相信号を、対象信号のカウント値を前記基準信号の1、2、…、(n-1)段目の遅延素子の出力のタイミングで累積することによって取得し、
 第1の位相差信号を、基準信号の位相信号と対象信号の第1の位相信号とから算出し、
 第2、第3、…、第nの位相差信号を、1、2、…、(n-1)段目の遅延素子までの前記遅延時間と基準信号の位相信号と対象信号の第2、第3、…、第nの位相信号とから算出し、
 前記第1から前記第nまでの位相差信号を順次用いて発振器の発振周波数を制御する発振器の発振周波数制御方法。
Description:
周波数シンセサイザおよび発振 の発振周波数制御方法

 本発明は、周波数シンセサイザおよび発 器の発振周波数制御方法に関し、特にフェ ズロックドループ(PLL:Phase Locked Loop)に内蔵 された電圧制御発振器の発振クロックと基準 クロックとの位相差をデジタル信号として検 出する位相比較器と、この位相比較器の出力 によってデジタル的に制御される電圧制御発 振器を有する周波数シンセサイザとその発振 器の発振周波数製造方法に関する。

 IEEE802.11a/gのWLANなどの高速無線通信方式 、限られた周波数帯域内で、効率的に大容 の信号伝送を行うために、16QAM、64QAMなどの 度変調を導入している。これら無線用のチ プでは、デジタル信号処理部の消費電力が きいために、比較的低速なIEEE802.11bを除き 携帯電話などの端末への内蔵がすすんでい い。近年、このような信号処理を低消費電 で行うことを目的として、微細CMOSデバイス ベースバンドへの適用が進められている。 れに伴いベースバンドの電源電圧は低くな ている。今後は、低コスト化のために、デ タル部とRF部を一体化した、いわゆるシス ムオンチップ(SoC)化が加速される傾向にある 。この場合、微細デバイスでRF部も作る必要 あるために、RF回路も低電圧動作が必要に ってくる。しかしながら、関連するアナロ 方式をベースとしたRF回路では、微細化によ る素子特性変動を考えると、これ以上の低電 圧化は困難である。低電圧化により、大きな 影響を受けるRFブロックのひとつに、PLLがあ 。図5は、関連するアナログ方式のPLLの例で ある。図5において、1は位相比較器、2はチャ ージポンプ、3'はループフィルタ、4は電圧制 御発振器(VCO: Voltage Controlled Oscillator)、5は 周器である。

 この回路の動作を以下に説明する。位相 較器1は、基準信号FREFとVCOの分周信号CKVを 較した結果に基づいて、出力信号S1、S2を発 する。信号S1は基準信号FREFのCKV信号に対す 位相の進み量を示す信号である。信号S2はCK V信号の基準信号FREFに対する位相の進み量を す信号である。これらの信号S1、S2はチャー ジポンプ2に入力される。このチャージポン 2の出力信号S3は、ループフィルタ3'に入力し てそこで高周波成分が除去された後、VCO4の 御電圧S4として入力する。

 このPLL回路では、基準信号FREFとCKVの周波 数と位相が一致するように動作したときロッ クして、電圧制御発振器4から得られる周波 (fVCO)が基準信号FREFの分周数倍となる。

 VCOの周波数は、例えばインダクタと、MOS ラクタ容量の共振周波数を利用するタイプ 場合、MOSバラクタの制御電圧を変化させる とで行う。しかし、制御直流電位の変化に する、周波数の変化量である変調感度を大 くすると、電源雑音や、誘導雑音の影響に り、VCOの周波数が変動するという問題があ 。これを解決するために、変調感度を低く 定しつつ、複数の共振回路を切り替える方 なども提案されている。一方で、容量の制 範囲は、バラクタの線形領域に限られる。 のため、電源電圧が低下すると、結果的にV COの変調感度を大きくせざるを得ず、チップ 外部及び内部の雑音などにより局部発振器 周波数が変動する問題があった。

 この問題を回避する一手段として、デジ ル的にVCOを制御する回路が発表されている( 例えば、特許文献1、非特許文献1参照)。この 関連技術では、VCOのバラクタの制御は、直流 電位を印加させるのではなく、時間的にオン ・オフを繰り返し、その時間比率を変化させ ることで行う方式である。時間比率は、一定 の周期で行わせると、大きなスプリアスが発 生するので、上述した特許及び文献では、シ グマデルタ(σδ変調)変調器を用いることで、 信号をランダム化している。

 このPLLがどのように、デジタル制御発振 (VCO)の周波数を検出し、制御しているかを 図6を用いて説明する。基準水晶発振器から 出力である基準信号FREFの位相は、位相検出 器51において、当該信号の立ち上がりごとに ラッチ102で周波数制御語FCWを累積すること よって得ている(この周波数制御語は、基準 信号に対するVCO 105の出力信号CKVの周波数比 すなわち逓倍数に相当する)。発振器の出力 信号CKVの位相は、位相検出器52において、そ 立ち上がりエッジのクロック遷移の数をラ チ118でカウントすることによって得、さら この出力を、ラッチ119にて基準信号で累積 ることにより得ている。

 各々の位相検出器で算出される位相の関 は、図7A~図7Dを用いて具体的に説明する。 7Aは、VCOの出力信号CKVの位相を検出する回路 で、図6における位相検出器52と同一の構成で ある。この図では4ビットの加算器及びラッ 回路を用いている。VCOの出力は、図7Bに示し たように、CKV信号の立ち上がりエッジごとに 、加算器の数値が累積されていき、基準信号 の立ち上がりエッジごとに、その値がラッチ される。この例では、加算器の初期値が0でCK Vのカウントがスタートしており、CKV信号と 準信号FREFの周波数比が10の場合を想定して る。一方で、加算器は4ビット構成なので、 ーバフローとなる16以上の数値は0からとし カウントされる。従って、FREFのタイミング でのラッチ出力は、0、10、4、14、8となる。

 一方、基準信号の位相は、図7Cの回路で うが、これも図6における位相検出器51と同 の構成で、ここでは4ビット構成の回路とな ている。上述したように、目標逓倍数を示 周波数制御語(FCW)は、10が入力され、基準周 波数FREFの立ち上がりごとに、位相信号は10イ ンクリメントされる。図7Dは、この動作を説 する図であり、加算器の初期値は3である場 合を示している。初期値が3で、毎回10インク リメントされるので、FREFごとの回路の出力 、3、13、7、1、11となる。この図の例では、V COの周波数は、目標と一致しているが、位相 VCOの3パルス分だけシフトしている。

 検出したVCO及び基準信号FREFの位相差信号 の検出手段を、再び図6に戻り説明を行うこ にする。これら信号の位相誤差は、位相検 器51、52および加減算器122を備えた位相比較 81において行われる。すなわち、上述した2 のデジタル数値を加減算器122において単純 算術減算することによって位相誤差を得て る。得られた位相誤差信号は、デジタルル プフィルタ103によって、高速成分が取り除 れた後に、発振器への利得調整などの処理 行うインターフェイス回路107を介して、発 器に帰還されている。

 しかしながら、上述した、CKV信号の立ち がりエッジごとの遷移数の累積による位相 出方法だけでは、VCOの発振周期以下の分解 は実現できない。そのため、上記文献の例 は、小位相比較器82を設け、時間デジタル 換器(TDC)83を用いて微小位相誤差を検出して る。

 時間デジタル変換器(TDC)では、図8および図9 に示すように、CKV信号の検出された「1」か 「0」への遷移の位置は、FREF110のサンプリン グするエッジとCKV信号の立ち上がりエッジ302 の間の遅れ時間δtrで示され、CKV信号の検出 れた「0」から「1」への遷移の位置は、FREF11 0のサンプリングするエッジとCKV信号114の立 下がりエッジ400の間の遅れ時間δtfで示され いる。遅れ時間δtr、δtfは量子化され、回 の時間分解能δtresの倍数で示されている。
 ここで、小さな位相誤差φFは、δtf>δtrで る場合には、-δtr/2(δtf-δtr)で与えられ、δtr >δtfである場合には、1-δtr/2(δtr-δtf)で与え られる。

 図10は、図6に示される、CKV信号周期以下 位相誤差を検出するための時間デジタル変 器83の回路例である。この時間デジタル変 器500は、複数のインバータによる遅延要素50 2とラッチ/レジスタ504から構成されている。C KV信号114は、複数のインバータで順次遅延さ 、遅延されたベクトルはそれぞれ基準水晶 振器FREF110からの基準クロックの立ち上がり エッジでラッチ/レジスタ504にラッチされる インバータアレイの遅れの総計がCKV 114のク ロック周期を十分カバーする限り、位相誤差 をインバータの遅延時間の分解能δtresまでは 検出することが可能である。

 図11に、図10に示す回路の動作を説明する タイミングチャート600を示す。基準水晶発振 器FREF110の正への遷移602で、複数のラッチ/レ スタ504がアクセスされ、基準発振器のFREF110 の立ち上がりエッジを基準とするCKV信号114の 遅れを示す複数の値の瞬時値604を得る。この 瞬時値604は、時間差をデジタル値で示すもの と見ることができる。

 このデジタル値は、加減算器123により位相 出器51の出力と加減算される。加減算器123 より算出された微小位相誤差信号は、デジ ルループフィルタ104によって高速成分が除 れ、σδ変調器108により変調された後に、VCO1 05の周波数を高精度に制御している。

特開2002-76886号公報 Journal of Solid-State Circuit, Vol39, No.12, 20 04, pp.2278-2291

 このようにデジタル的にVCOを制御するこ で、微細CMOSデバイスの低電圧動作でも、安 定で、高精度な発振信号を実現することがで きる。しかし、VCOの発振周波数が高くなるに つれて、時間分解能への要求が厳しくなるこ とが予想される。上述した関連技術の時間分 解能は、インバータの遅延時間で決定される ので、半導体製造技術上ある一定以下の遅延 時間は実現できない。例えば、8GHzでは1周期 125psであるところ、90nmプロセスでは分解能 20ps程度となる。これに加え、たとえ分解能 が向上しても、各インバータの遅延時間の変 動(チップ内ばらつき)が、そのまま位相検出 の精度に直結するので、高い精度でVCOの制 ができないという問題が起こる。

 本発明の課題は上述した関連技術の問題 を解決することであって、その目的は、低 圧動作時においても、多段インバータを用 ずにVCOと参照信号との位相差をデジタル信 として高精度に検知できる位相比較器を提 できるようにすることであって、これによ 、VCOの発振周波数がより高速化されても高 精度で発振周波数を制御できるようにしよ とするものである。

 上記の目的を達成するため、本発明によ ば、基準信号が入力される遅延素子と、基 信号の対象信号に対する目標逓倍数である 波数制御語が入力され周波数制御語の累積 を前記基準信号のタイミングでラッチする 1の位相検出器と、対象信号が入力されその カウント値を前記基準信号の出力のタイミン グでラッチする第2の位相検出器と、対象信 が入力されそのカウント値を前記遅延素子 出力のタイミングでラッチする第3の位相検 器と、対象信号が入力され、前記遅延素子 遅延時間分の前記対象信号のパルス数をカ ントするカウンタ(カウント手段)と、第1の 相検出器の出力と第2の位相検出器の出力と の加減算を行なう第1の加減算器と、第1の位 検出器の出力と前記カウンタの出力の和と 2の位相検出器の出力との加減算を行なう第 2の加減算器と、前記第1、第2の加減算器の出 力が入力されそれらを交互に出力するマルチ プレクサ(信号切り換え手段)と、マルチプレ サの出力により制御される発振器と、を備 た周波数シンセサイザ、が提供される。

 また、上記の目的を達成するため、本発 によれば、基準信号が入力される、遅延時 が前記基準信号の周期の概略1/n(nは2以上の 数)である遅延素子をn段縦列接続してなる 延回路と、基準信号の対象信号に対する目 逓倍数である周波数制御語が入力され周波 制御語の累積数を前記基準信号のタイミン でラッチする第1の位相検出器と、対象信号 入力されそのカウント値を前記基準信号お び各遅延素子の出力のタイミングでラッチ る(n+1)個の位相検出器〔それぞれの位相検 器を第2、第3、…、第(n+1)、第(n+2)の位相検 器とする〕と、第2の位相検出器の出力と第( n+2)の位相検出器の出力との加減算を行なう 1の加減算器と、前記第1の加減算器の出力の 除算を行ない、第3、…、第(n+1)の位相検出器 でのラッチタイミングの遅れ時間に対応する パルス数を算出する除算器と、第1の位相検 器の出力と第2の位相検出器の出力との加減 を行なう第2の加減算器と、第1の位相検出 の出力と、第3、第4、…、第(n+1)の位相検出 の出力と、前記除算器の出力である第3、第 4、…、第(n+1)の位相検出器でのラッチタイミ ングの遅れ時間に対応するパルス数との加減 算を行なう(n-1)個の加減算器〔それぞれの加 算器を第3、第4、…、第(n+1)の加減算器とす る〕と、前記第2、第3、…、第(n+1)の加減算 の出力が入力されそれらを順次出力するマ チプレクサ(信号切り換え手段)と、マルチプ レクサの出力により制御される発振器と、を 備えた周波数シンセサイザ、が提供される。

 また、上記の目的を達成するため、本発 によれば、基準信号が入力される、遅延時 が前記基準信号の周期程度ないしそれ以下 遅延素子の遅延時間を対象信号によって計 し、基準信号の対象信号に対する目標逓倍 である周波数制御語を累積することによっ 基準信号の位相信号を取得し、対象信号の 1の位相信号を、対象信号のカウント値を前 記基準信号の出力のタイミング累積すること によって取得し、対象信号の第2の位相信号 、対象信号のカウント値を前記遅延素子の 力のタイミング累積することによって取得 、第1の位相差信号を、基準信号の位相信号 対象信号の第1の位相信号とから算出し、第 2の位相差信号を、前記遅延時間の計測値と 準信号の位相信号と対象信号の第2の位相信 とから算出し、前記第1の位相差信号と前記 第2の位相差信号とを交互に用いて発振器の 振周波数を制御することを特徴とする発振 の発振周波数制御方法、が提供される。

 また、上記の目的を達成するため、本発 によれば、基準信号が入力される、遅延時 が前記基準信号の周期の概略1/n(nは2以上の 数)である遅延素子をn段縦列接続してなる 延回路の遅延時間を対象信号によって計測 その結果に基づいてk〔kは、1、2、…、(n-1) 段目までの遅延時間を算出し、基準信号の 象信号に対する目標逓倍数である周波数制 語を累積することによって基準信号の位相 号を取得し、対象信号の第1の位相信号を、 象信号のカウント値を前記基準信号の出力 タイミングで累積することによって取得し 対象信号の第2、第3、…、第nの位相信号を 対象信号のカウント値を前記基準信号の1、 2、…、(n-1)段目の遅延素子の出力のタイミン グで累積することによって取得し、第1の位 差信号を、基準信号の位相信号と対象信号 第1の位相信号とから算出し、第2、第3、… 第nの位相差信号を、1、2、…、(n-1)段目の遅 延素子までの前記遅延時間と基準信号の位相 信号と対象信号の第2、第3、…、第nの位相信 号とから算出し、前記第1から前記第nまでの 相差信号を順次用いて発振器の発振周波数 制御することを特徴とする発振器の発振周 数制御方法、が提供される。

 本発明によれば、基準信号を、複数段縦 接続した遅延素子に入力し、各々の段の出 から生成した位相の異なる複数の信号によ 、基準信号の1周期に複数回周波数シンセサ イザが提供できる。その結果、低電圧動作で 、しかも超高速で動作するデジタルシンセサ イザでも、高精度に位相制御が可能で位相雑 音の低いシンセサイザを低消費電力で実現す ることが可能となる。よって、将来の微細CMO Sデバイスを用いた高度無線システムに好適 位相比較器とそれを用いたPLLを提供するこ ができる。

本発明の第1の実施の形態の周波数シン セサイザのブロック図。 本発明の第2の実施の形態の周波数シン セサイザの位相比較部のブロック図。 本発明の第2の実施の形態の回路動作を 説明するタイミング図。 本発明の第3の実施の形態の周波数シン セサイザの位相比較部のブロック図。 関連技術のアナログ方式のPLL回路のブ ック図。 関連技術のデジタル方式のPLL回路のブ ック図。 VCOの出力信号CKVの位相を検出する回路 のブロック図。 図7Aの動作を説明するタイミング図。 基準信号FREFの位相を検出する回路の ロック図。 図7Cの動作を説明するタイミング図。 図6の関連技術における小位相比較の原 理を説明するタイミング図(その1)。 図6の関連技術における小位相比較の原 理を説明するタイミング図(その2)。 図6の関連技術における小数部の位相 較回路のブロック図。 図10に示す回路おける位相比較の動作 説明するタイミング図。

符号の説明

1 位相比較器
2 チャージポンプ
3' ループフィルタ
105、4 VCO
5 分周器
51、52、53、54、55、57 位相検出器
61、62、63、64 遅延素子
81 位相比較器
82 小位相比較器
83 時間デジタル変換器
86、87 除算器
102、118、119 ラッチ
103、104 デジタルループフィルタ
107 インターフェース回路
108 σδ変調器
122、123 加減算器

 次に、本発明の実施の形態を図面を参照し 詳細に説明する。
[第1の実施の形態]
 図1は、本発明の第1の実施の形態を説明す ためのPLLのブロック図である。以下の実施 形態において、同一のものには同一の符号 付して、重複する説明は適宜省略する。

 基準信号FREFは、基準水晶発振器から得ら れる信号であり、その位相は当該信号の立ち 上がりごとに、位相検出器51で目標逓倍数を す周波数制御語FCWをラッチLT1により累積す ことによって得ている。一方、VCO105の出力 号CKVの位相は、位相検出器52において、そ 立ち上がりエッジのクロック遷移の数をラ チLT2でカウントし、そのカウント値をラッ LT3にて累積することによって得ている。検 したCKVのデジタル数値の位相と基準信号FREF デジタル数値の位相との間の位相誤差は、 れら2つのデジタル数値を加減算器122におい て単純に算術減算することによって得られる 。

 VCOの発振周波数が高い場合には、インバー の遅延時間で決定される関連技術の時間デ タル変換回路では、CKV周期に対する時間分 能を十分小さくできない。そのため、本実 の形態では、ある一定の遅延素子により遅 させた基準信号を用いて、基準信号1周期内 に複数回の位相比較を行わせる。これにより 、VCOの発振周波数がより高速化されても高い 精度で発振周波数を制御できるようにしてい る。
 位相検出器53では、CKVのクロック遷移の数 ラッチLT4にてカウントし、さらにこのカウ ト値を遅延素子61により遅延させた基準信号 fR1を用いてラッチLT5により累積する。累積後 ラッチされた値は、位相検出器51の目標出力 り、遅延素子61の遅延量に相当するCKV立ち がりエッジのカウント数だけ大きくなって るはずである。そのカウント数に見合うカ ント数をカウンタ131で検出して、加減算器12 3で加減算することにより、遅延させた基準 号のタイミングでの位相比較ができる。上 した2つの位相誤差は、マルチプレクサ126に って、合成され、デジタルループフィルタ1 03によって、高速成分が取り除かれた後に、 振器への利得調整などの処理を行うインタ フェイス回路107を介して、発振器に帰還さ ている。

 これにより、基準信号の1周期内に2回の 相比較が行われたことになる。このように 延した基準信号を複数用意すれば、CKVの1周 以内の時間分解能を高くしなくとも、高い 度で発振周波数を制御できると共にPLLの位 雑音を低減することが可能となる。

[第2の実施の形態]
 図2は、本発明の第2の実施の形態を説明す ためのPLLの位相比較部のブロック図である この回路は、図1で説明した、位相比較部で 延素子61の遅延時間から、どのようにVCO立 上がりエッジのカウント数を抽出するかを 細に示した図である。この形態では、基準 号の約1/2周期の遅延を持つ遅延素子61及び62 用いて、遅延させた基準信号を生成する手 と、基準信号間の遅延量を計測する回路が 加されている。遅延素子61、62は、たとえば インバータ回路の多段構成で実現され、この 形態では、2つの遅延素子で基準信号約1周期 の遅延を生成している。したがって、基準 号fR1は、入力された元の基準信号から、約1 /2周期だけ遅延しており、基準信号fR2は約1周 期分だけ遅延しているとし、各々の遅延量は 同一を仮定している。位相検出器57では、遅 素子61及び62により約1周期遅延させた基準 号を用いて、ラッチLT6、LT7によりCKVのエッ を累積しており、累積後ラッチされた値は 位相検出器52の出力より、遅延素子2段分の 延量に相当するCKV立ち上がりエッジのカウ ト数だけ大きくなっているはずである。し がって、これらの累積結果の差を加減算器12 4で計算し、その結果を除算器86において2で す。その除算結果は、遅延素子1段分のCKVカ ント数に相当する。

 基準信号FREFの位相φR01は、当該信号の立 上がりごとに、位相検出器51で目標逓倍数 示す周波数制御語FCWを累積することによっ 得られる。発振器の出力信号CKVの位相φV01は 、その立ち上がりエッジのクロック遷移の数 を位相検出器52で累積することによって得ら る。検出したVCOと基準信号FREFとの間の位相 誤差は、上述した2つのデジタル数値を加減 器122において単純に算術減算することによ て得られる。

 位相検出器53は、遅延素子61により遅延さ せた基準信号fR1を用いて、CKVのエッジを累積 する。累積後ラッチされたデジタル位相値φV 02は、位相検出器51の目標出力より、遅延素 61の遅延量に相当するCKV立ち上がりエッジの カウント数だけ大きくなっているはずである 。そのカウント数に見合うカウント数(φ0)を 下のように算出している。位相検出器57で CKVのクロック数をFREFの遅延素子61、62分遅れ た基準信号fR2で累算して、CKVの位相φV00を検 する。これと位相検出器52の出力であるφV01 とを加減算器124にて加減算し、その結果を除 算器86にて2で除して遅延素子1段分のCKVのカ ント数φ0を算出する。基準信号fR1での位相 差は、位相検出器51の出力(φR01)と除算器86の 出力(φ0)との和と、位相検出器53の出力(φV02) を加減算器123にて加減算して得ている。こ ら2つの位相誤差は、マルチプレクサ126によ って、合成され、デジタルフィルタによって 、高速成分が取り除かれた後に、発振器への 利得調整などの処理を行うインターフェイス 部を介して、発振器に帰還されている。

 これにより、基準信号の1周期内に2回の 相比較が行われたことになる。このように 延した基準信号を複数用意すれば、CKVの1周 以内の時間分解能を高くしなくとも、高精 の周波数制御が可能になると共にPLLの位相 音を低減することが可能となる。

 図3は、その動作をタイムチャートで表し たものである。位相検出器57の出力は、位相 出器52の出力に対して、図で示した時間だ 余分にVCOの出力信号CKVのエッジを累積して るので、積算した値の差は、遅延素子2段分 相当している。これを2で除算すると、遅延 素子1段分のカウント数が算出できる。この に、複数の遅延素子を用いてカウント数を 出することにより、遅延量を正確に見積も ことが可能となる。

[第3の実施の形態]
 図4は、本発明の第3の実施の形態を説明す ためのPLLの位相比較部のブロック図である この形態では、基準信号の約1/4周期の遅延 間を有する遅延素子61-64を用いて遅延した基 準信号fR1-fR4を生成し、位相検出器57において 、fR4によりCKVのクロック遷移の数を累算する 。その累算値と位相検出器52の出力とを加減 して基準信号の約1周期分のCKVのクロック遷 移の数を算出し、その算出値を除数2の除算 86、87で除して、基準信号の約1/4周期-3/4周期 でのCKVのクロック遷移の数を算出している。

 基準信号の遅延が無い場合の位相誤差は 基準信号の位相検出器51とCKVの位相検出器52 の出力を直接比較して算出している。基準信 号の1/4周期の遅延タイミングでの位相誤差は 、位相検出器51と位相検出器53の出力差に、 延素子4段分の遅延分だけのCKVのカウント数 算出した値を4で除算した値を加算して求め ている。

 基準信号を、その1/2周期だけ遅延させた イミングでの位相誤差は、同様に基準信号 位相検出器51の出力とCKVの位相検出器54の出 力との間の位相誤差に、遅延素子2段分のCKV ウント数を加算して求めている。

 基準信号を3/4周期だけ遅延させたタイミン での位相誤差は、位相検出器51の出力から 位相検出器55で求めた遅延素子3段分多いCKV ウント数を減算し、更に、遅延素子4段分のC KVカウント数の1/2及び1/4を加算して求めてい 。
 これらの結果を、マルチプレクサ126で合成 、その出力で発振器を制御して高精度に周 数制御を行なうことが可能になる。

 以上、好ましい実施の形態について説明し が、本発明はこれら実施の形態に限定され ものではなく、本発明の要旨を逸脱しない 囲内において適宜の変更が可能なものであ 。例えば、実施の形態では遅延量を1/2周期 、1/4周期としていたが、これに限定されず 1/3周期や1/5周期としてもよい。また、実施 形態では遅延素子を4段重ねていたがこれに 限定されず、より多いまたは少ない段数を接 続するものであってもよい。
 この出願は、2008年3月31日に出願された日本 出願特願2008-089465を基礎とする優先権を主張 、その開示の全てをここに取り込む。

 本発明は、フェーズロックドループ(PLL:Ph ase Locked Loop)に内蔵された電圧制御発振器の 発振クロックと基準クロックとの位相差をデ ジタル信号として検出する位相比較器と、こ の位相比較器の出力によってデジタル的に制 御される電圧制御発振器を有する周波数シン セサイザとその発振器の発振周波数製造方法 に適用することができる。