以下に、本発明の実施例を添付の図面を� ��いて詳細に説明する。

 図3は、本発明によるフューズ回路の第1� �実施例の構成の一例を示す図である。図3の� ��ューズ回路30は、インバータ31、インバータ 32、PMOSトランジスタ34、ダイオード35、及び� �ューズ36を含む。インバータ31及び32は、そ� �入力及び出力が互いにクロスカップリング� �れており、ラッチ回路33を構成する。

 フューズ36を切断するときには、電源電� �VDDよりも高い電圧VBLOWを端子39に印加するこ� ��により、フューズ36を介して大電流を端子39 からグランドに流し、フューズ36を切断する� ��この際、ダイオード35は逆方向バイアス状� �となっているので、高電圧VBLOWが端子39に供� ��されても、ラッチ回路33等に高電圧VBLOWが印 加されることがない。

 このように図3のフューズ回路では、第1� �ノードAと第2のノードBとの間を結合するよ� �にフューズ36を設け、第2のノードBとラッチ� ��路33の入力端Cとの間を結合するようにダイ� ��ード35を設ける。第1のノードAが第1の電源� �位(グランド電位)に接続された状態で、ダイ オード35が逆方向バイアス状態となるように� ��2のノードBに所定の電圧VBLOWを印加してフュ ーズ36を切断することができる。なおダイオ� ��ド35のアノードはラッチ回路33の入力端Cに� �合されカソードは第2のノードBに結合されて いる。

 通常動作時には、端子39には何も電圧を� �加しない。またPMOSトランジスタ34のゲート� �はLOWが印加されており、PMOSトランジスタ34� �導通状態となっている。フューズ36が切断さ れている場合には、ラッチ回路33の入力端Cの 電位はHIGHとなり、ラッチ回路33はLOW出力デー タをラッチする。フューズ36が非切断の場合� ��は、ラッチ回路33の入力端Cの電位がLOWにな� ��、ラッチ回路33はHIGH出力データをラッチす� ��。このように図3のフューズ回路では、第1� �ノードAが第1の電源電位(グランド電位)に接� ��され、第2のノードBが特定の電位に固定さ� �ることなく、第3のノード(PMOSトランジスタ34 のソース)が第2の電源電位VDDに接続された状� ��で、フューズ36の切断/非切断に応じたデー� ��をラッチ回路33に取り込むことができる。

 図4は、ダイオード35の素子構造を説明す� ��ための図である。図4は、図3の回路を構成� �る半導体素子の一部を示す図であり、図3と� ��一の構成要素は同一の番号で参照し、その� ��明は省略する。

 P基板41にNウェル42が設けられ、Nウェル42� ��にPウェル43が設けられている。図中にダイ� ��ードの記号で模式的に示すように、P型領域 とN型領域との境界部分にダイオードが形成� �れる。例えば図4においてダイオード35とし� �示すように、Nウェル42とPウェル43との境界� �分に発生するダイオードを、図3のダイオー� ��35として用いることができる。

 一般にCMOS半導体素子では、P型半導体とN� ��半導体とが1つの基板上に設けられるので、 図4に示すようなダイオードが設計上意図し� �素子ではない寄生ダイオードとして形成さ� �ることがある。図3のダイオード35は、ダイ� �ード素子として意識的に生成したものであ� �てもよく、或いは他のトランジスタ等の素� �の構造の一部として寄生的に発生したもの� �あってもよい。

 トランジスタの場合、絶縁耐圧の大きさ� ��ゲート絶縁膜の厚さに依存するために、素� ��の微細化に伴い耐圧が小さくなってしまう� ��それに対してダイオードの場合、図4に示す ようにP型領域とN型領域との境界部分に形成� ��れるので、素子が微細化されてもトランジ� ��タ素子以上の耐圧が得られる。

 図5は、本発明によるフューズ回路の第2� �実施例の構成の一例を示す図である。図5に� ��いて、図3と同一の構成要素については同一 の番号で参照し、その説明は省略する。

 図5のフューズ回路30Aは、図3のフューズ� �路30と比較して、第2のノードBに結合される� ��イポーラトランジスタ51を更に含み、所定� �電圧VBLOWは端子39からバイポーラトランジス� ��51を介して第2のノードBに印加される。バイ ポーラトランジスタ51のオン・オフは制御端� ��52に印加する制御信号により制御すること� �できる。このようにすれば、複数のフュー� �回路30Aを共通の1つの端子39に接続し、端子39 に電圧VBLOWを印加しながら複数の制御端子52� �印加する制御信号のHIGH/LOWをフューズ回路30A 毎に制御することにより、選択的にフューズ 回路30Aのフューズ36を切断することが可能と� ��る。

 図6は、バイポーラトランジスタ51の素子� ��造を説明するための図である。図6は、図5� �回路を構成する半導体素子の一部を示す図� �あり、図5と同一の構成要素は同一の番号で� ��照し、その説明は省略する。

 P基板61にNウェル62が設けられ、Nウェル62� ��にPウェル63が設けられている。また更にPウ ェル63内にNウェル64が設けられている。図中� ��バイポーラトランジスタの記号で模式的に� ��すように、N型領域62、P型領域63、及びN型領 域64によりバイポーラトランジスタが形成さ� ��る。このバイポーラトランジスタを、図5の バイポーラトランジスタ51として用いること� ��できる。

 一般にCMOS半導体素子では、P型半導体とN� ��半導体とが1つの基板上に設けられるので、 図6に示すようなバイポーラトランジスタが� �計上意図した素子ではない寄生トランジス� �として形成されることがある。図5のバイポ� ��ラトランジスタ51は、バイポーラトランジ� �タ素子として意識的に生成したものであっ� �もよく、或いは他のFETトランジスタ等の素� �の構造の一部として寄生的に発生したもの� �あってもよい。

 FETトランジスタの場合、絶縁耐圧の大き� ��がゲート絶縁膜の厚さに依存するために、� ��子の微細化に伴い耐圧が小さくなってしま� ��。それに対してバイポーラトランジスタの� ��合、図6に示すようにN型領域、P型領域、及� ��N型領域により構成されるN-P-N部分に形成さ� ��るので、素子が微細化されてもFETトランジ� ��タ素子以上の耐圧が得られる。

 図7は、本発明によるフューズ回路の第3� �実施例の構成の一例を示す図である。図7に� ��いて、図3と同一の構成要素については同一 の番号で参照し、その説明は省略する。

 図7のフューズ回路30Bは、図3のフューズ� �路30と比較して、第2のノードBに結合される� ��イリスタ71を更に含み、所定の電圧VBLOWは端 子39からサイリスタ71を介して第2のノードBに 印加される。サイリスタ71のオン・オフは制� ��端子72に印加する制御信号により制御する� �とができる。このようにすれば、複数のフ� �ーズ回路30Bを共通の1つの端子39に接続し、� �子39に電圧VBLOWを印加しながら複数の制御端� ��72に選択的に所定のトリガー電圧を印加す� �ことにより、選択的にフューズ回路30Bのフ� �ーズ36を切断することが可能となる。

 またサイリスタ71には図5のバイポーラト� ��ンジスタ51に比較して大きな電流を流すこ� �ができるので、フューズ36の切断目的のため には適している。通常動作時においてサイリ スタ71には電圧VBLOWが印加されていないので� �制御端子72へのノイズによりラッチアップが 発生する恐れはない。

 図8は、サイリスタ71の素子構造を説明す� ��ための図である。図8は、図7の回路を構成� �る半導体素子の一部を示す図であり、図7と� ��一の構成要素は同一の番号で参照し、その� ��明は省略する。

 P基板81にNウェル82が設けられ、Nウェル82� ��にPウェル83及び84が設けられている。また� �にPウェル84内にNウェル85が設けられている� �図中に点線で示すように、P型領域83、N型領� ��82、P型領域84、及びN型領域85によりサイリ� �タが形成される。このサイリスタを、図7の� ��イリスタ71として用いることができる。

 一般にCMOS半導体素子では、P型半導体とN� ��半導体とが1つの基板上に設けられるので、 図8に示すようなサイリスタが設計上意図し� �素子ではない寄生サイリスタとして形成さ� �ることがある。図7のサイリスタ71は、サイ� �スタ素子として意識的に生成したものであ� �てもよく、或いは他のFETトランジスタ等の� �子の構造の一部として寄生的に発生したも� �であってもよい。

 FETトランジスタの場合、絶縁耐圧の大き� ��がゲート絶縁膜の厚さに依存するために、� ��子の微細化に伴い耐圧が小さくなってしま� ��。それに対してサイリスタの場合、図8に示 すようにP型領域、N型領域、P型領域、及びN� �領域により構成されるP-N-P-N部分に形成され� ��ので、素子が微細化されてもFETトランジス� ��素子以上の耐圧が得られる。

 図9は、本発明によるフューズ回路の第3� �実施例の構成の一例を示す図である。図9の� ��ューズ回路30は、インバータ91、インバータ 92、NMOSトランジスタ94、ダイオード95、及び� �ューズ96を含む。インバータ91及び92は、そ� �入力及び出力が互いにクロスカップリング� �れており、ラッチ回路93を構成する。

 フューズ96を切断するときには、電源電� �VDDよりも低い負の電圧VBLOWを端子99に印加す� ��ことにより、フューズ96を介して大電流を� �1のノードAから端子99に流し、フューズ96を� �断する。この際、ダイオード95は逆方向バイ アス状態となっているので、負電圧VBLOWが端� ��99に供給されても、ラッチ回路93等に高電圧 が印加されることがない。

 このように図9のフューズ回路では、第1� �ノードAと第2のノードBとの間を結合するよ� �にフューズ96を設け、第2のノードBとラッチ� ��路93の入力端Cとの間を結合するようにダイ� ��ード95を設ける。第1のノードAが第1の電源� �位(電源電位VDD)に接続された状態で、ダイオ ード95が逆方向バイアス状態となるように第2 のノードBに所定の電圧VBLOWを印加してフュー ズ96を切断することができる。なおダイオー� ��95のアノードは第2のノードBに結合されカソ ードはラッチ回路93の入力端Cに結合される。

 通常動作時には、端子99には何も電圧を� �加しない。またNMOSトランジスタ94のゲート� �はHIGHが印加されており、NMOSトランジスタ94� ��導通状態となっている。フューズ96が切断� �れている場合には、ラッチ回路93の入力端C� �電位はLOWとなり、ラッチ回路93はHIGH出力デ� �タをラッチする。フューズ96が非切断の場合 には、ラッチ回路93の入力端Cの電位がHIGHに� �り、ラッチ回路93はLOW出力データをラッチす る。このように図9のフューズ回路では、第1� ��ノードAが第1の電源電位VDDに接続され、第2� ��ノードBが特定の電位に固定されることなく 、第3のノード(NMOSトランジスタ94のソース)が 第2の電源電位(グランド電位)に接続された状 態で、フューズ96の切断/非切断に応じたデー タをラッチ回路93に取り込むことができる。

 図10は、ダイオード95の素子構造を説明す るための図である。図10は、図9の回路を構成 する半導体素子の一部を示す図であり、図9� �同一の構成要素は同一の番号で参照し、そ� �説明は省略する。

 P基板101にNウェル102が設けられ、Nウェル1 02内にPウェル103が設けられている。また更に Pウェル103内にNウェル104が設けられている。� ��中にダイオードの記号で模式的に示すよう� ��、P型領域とN型領域との境界部分にダイオ� �ドが形成される。例えば図10においてダイオ ード95として示すように、Nウェル104とPウェ� �103との境界部分に発生するダイオードを、� �9のダイオード95として用いることができる� �

 図9のダイオード95は、ダイオード素子と� ��て意識的に生成したものであってもよく、� ��いは他のトランジスタ等の素子の構造の一� ��として寄生的に発生したものであってもよ� ��。いずれのダイオードの場合であっても、� ��10に示すようにP型領域とN型領域との境界部 分に形成されるので、素子が微細化されても トランジスタ素子以上の耐圧が得られる。

 図11は、図3においてインバータ31の寄生� �イオードを保護用ダイオード35として用いる 場合の素子構造を説明するための図である。 図11は、図3の回路を構成する半導体素子の一 部を示す図であり、図3と同一の構成要素は� �一の番号で参照し、その説明は省略する。

 P基板111にN型拡散領域112及び113とNウェル1 14とが設けられ、Nウェル114内にP型拡散領域11 5及び116が設けられている。P基板111に設けら� ��たN型拡散領域112及び113とゲート117とがNMOS� �ランジスタ120を構成する。またNウェル114に� ��けられたP型拡散領域115及び116とゲート118と がPMOSトランジスタ121を構成する。NMOSトラン� ��スタ120のチャネルとPMOSトランジスタ121のチ ャネルとは直列接続され、図3のインバータ31 を構成する。NMOSトランジスタ120とNMOSトラン� ��スタ121との間の接続ポイントが、図3のラッ チ回路33の入力端Cに対応する。

 PMOSトランジスタ121において、P型領域115� �N型領域114との境界部分にダイオードが形成� ��れる。この寄生ダイオードを、図3のダイオ ード35として用いることができる。このよう� ��寄生ダイオードを用いることにより、ダイ� ��ード素子を別個に作成する必要がなくなり� ��回路面積を削減することが可能となる。

 なおフューズ36の切断時に高電圧VBLOWを印 加すると、図3においてノードCはVDD+Vth(閾値� �圧)程度の電圧となり、インバータ32はLOWを� �力する。これによりインバータ31の入力がLOW となるので、図11においてゲート117及び118がL OWとなる。このときNウェル114は高電圧VBLOWと� ��っているので、ゲート117がLOWになると、PMOS トランジスタ121に高電圧が印加されることに なる。従って、PMOSトランジスタ121について� �、高耐圧トランジスタとして設計及び製造� �る必要がある。

 但しこの場合であっても、他のトランジ� ��タ(例えばNMOSトランジスタ120)はダイオード3 5に保護されているので高耐圧トランジスタ� �する必要はない。即ち、保護用の高耐圧ト� �ンジスタを用いることなく低耐圧トランジ� �タ(120)を保護する構成が実現されている。

 通常時において、図3の端子39には何も電� ��を印加しない。またPMOSトランジスタ34のゲ� ��トにはLOWが印加されており、PMOSトランジス タ34は導通状態となっている。フューズ36が� �断されている場合には、ラッチ回路33の入力 端Cの電位はHIGHとなる。図11において、この� �力端CのHIGHに引きずられてNウェル114もHIGHに� ��る。従って、ラッチ回路33は正常に動作す� �。

 図3においてフューズ36が非切断の場合に� ��、ラッチ回路33の入力端Cの電位がLOWになり� ��インバータ32はHIGHを出力する。このHIGHがイ ンバータ31に入力されるので、図11において� �ート117がHIGHになり、NMOSトランジスタ120が導 通する。これによりインバータ31の出力がLOW� ��なるので、Nウェル114の電位がLOWであっても 、ラッチ回路33はそのHIGH出力を維持すること ができる。従って、ラッチ回路33は正常に動� ��する。

 以上、本発明を実施例に基づいて説明し� ��が、本発明は上記実施例に限定されるもの� ��はなく、特許請求の範囲に記載の範囲内で� ��々な変形が可能である。