本申请要求于 2013 年 12 月 9 日提交中国专利局、 申请号为 201310657960.0、 发明名称为 "一种 IGZO电晶体结构及其制造方法、 显示 面板" 的中国专利申请的优先权， 上述专利的全部内容通过引用结合在本申 请中。 技术领域

本发明涉及图像显示领域， 尤其涉及一种 IGZO电晶体结构及其制造方 法。

背景技术

基于氧化物半导体的薄膜场效应晶体管 ( TFT )是未来显示领域的热点， 近年来得到了广泛的研究和发展。 其中， 作为有源沟道层的无定形铟镓锌氧 化合物 （a-IGZO ) 薄膜， 迁移率可高达 80cm2/Vs (非晶硅 a-Si 迁移率仅 0.5〜0.8cm2/Vs ), 并且可与 a-Si大尺寸量产制程兼容。 因此， 铟镓锌氧化物 半导体 IGZO在下一代液晶显示（LCD )和有机发光二极管 （OLED ) 的潜 在应用。

金属和 IGZO相接触时， 在界面处半导体能带弯曲， 形成势垒。 势垒的 存在会导致大的界面电阻，即肖特基 Schottky接触。 Schottky电阻会导致 TFT 元件开态电流不足， 亚阈值摆幅（Subthreshold Swing, SS )过大， 元件稳定 性下降， 从而影响画面显示品质。 所以， 降低金属和 IGZO的接触电阻， 形 成欧姆 Ohmic接触，是决定半导体元件性能好坏的一个� ��要因素。 良好的欧 姆接触形成的方法之一是在与金属接触的半导 体区域进行重掺杂 ( n+IGZO ),使得界面的空乏区变窄，电子有更多的机会� ��穿隧（穿隧效应）。 图 1为标准 TFT的顶栅底接触 （ Top Gate Bottom Contact )结构示意图， 包 括基板 V、 源极 1'、 漏极 y、 栅极 4'、 绝缘层 5' 以及 IGZO图案层 6' 。 图 2为经过重掺杂的顶栅底接触结构示意图，其� �在源 /漏极与 IGZO图案层 6' 相接触的区域形成了 n+IGZO区域 7' 。 然而， 在现有的制造方法中， 尤其是在通过等离子处理对 IGZO进行 N 型掺杂时， 忽略了对 IGZO沟道的保护， 极易损害 IGZO沟道， 影响欧姆接 触的效能。

发明内容

本发明所要解决的技术问题在于， 提供一种 IGZO电晶体结构及其制造 方法， 避免在通过等离子处理对 IGZO进行 N型掺杂过程中， 损害 IGZO沟 道。

为了解决上述技术问题，本发明提供一种 IGZO电晶体制造方法， 包括： 在基板上制备源 /漏极图案层和 IGZO图案层； 在 IGZO沟道处制备保护层； 通过等离子处理对所述源 /漏电极与 IGZO接触区域进行 N 型掺杂， 形成 n+IGZO区域； 以及制备栅极绝缘层和栅极图案层。

其中， 所述在 IGZO沟道处制备保护层进一步包括： 在所述源 /漏极图案 层和 IGZO图案层上利用化学气相沉积 CVD沉积形成氧化硅薄膜； 在所述 氧化硅薄膜上进行光阻涂布； 在掩膜下曝光及显影； 对光阻未保护的区域进 行刻蚀； 光阻剥离形成保护层图形。

本发明还提供一种铟镓锌氧化物半导体 IGZO电晶体制造方法， 包括： 在基板上制备源 /漏极图案层； 在所述源 /漏极图案层上进行 IGZO成膜和涂 布光阻；采用半色调光罩对光阻进行曝光，在 IGZO沟道处形成保护性光阻； 通过等离子处理对所述源 /漏电极与 IGZO接触区域进行 N 型掺杂， 形成 n+IGZO区域； 以及制备栅极绝缘层和栅极图案层。

其中， 所述采用半色调光罩对光阻进行曝光， 在 IGZO沟道处形成保护 性光阻，进一步包括： 采用半色调光罩对源 /漏极与半导体接触区域的光阻部 分曝光， 而使 IGZO沟道处光阻不曝光； 以及用湿刻使 IGZO形成图形后， 用干刻将源 /漏极与半导体接触区域的光阻刻蚀掉， IGZO沟道处的光阻变薄， 形成保护性光阻。

其中，在形成 n+IGZO区域之后，还包括将所述保护性光阻剥离 的步骤。 本发明还提供一种 IGZO电晶体结构， 包括： 设置在基板上的源极、 漏 极以及 IGZO; 覆盖在所述 IGZO沟道上方的保护层； 在所述源极、 漏极与 所述 IGZO接触区域进行 N型掺杂而形成的 n+IGZO区域； 设置在所述保 护层以及 n+IGZO区域上方的栅极绝缘层； 以及设置在所述栅极绝缘层上的 栅极。

其中， 所述保护层为氧化硅。

本发明所提供的 IGZO电晶体结构及其制造方法， 能够避免在通过等离 子处理对 IGZO进行 N型掺杂过程中损害 IGZO沟道,有助于改善欧姆接触， 提高元件特性。

附图说明

为了更清楚地说明本发明实施例或现有技术中 的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作简 单地介绍， 显而易见地， 下面 描述中的附图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。

图 1是标准 TFT的顶栅底接触结构示意图。

图 2是经重掺杂的顶栅底接触结构示意图。

图 3是本发明实施例一 IGZO电晶体制造方法的流程示意图。

图 4是本发明实施例二 IGZO电晶体制造方法的流程示意图。

图 5是本发明实施例三 IGZO电晶体结构示意图。

具体实施方式

下面参考附图对本发明的优选实施例进行描述 。

请参照图 3所示， 本发明实施例一提供一种铟镓锌氧化物半导体 IGZO 电晶体制造方法， 包括：

步骤 S21 , 在基板 1上制备源极 2 ( Source ), 漏极 3 ( Drain ) 图案层， 以及 IGZO图案层 6;

步骤 S22, 在 IGZO沟道处制备保护层 8;

步骤 S23 , 通过等离子处理 ( Plasma Treatment )对源 /漏电极与 IGZO接 触区域进行 N型掺杂， 形成 n+IGZO区域 7； 以及

步骤 S24, 制备栅极绝缘层 5 ( GI )和栅极 4 ( Gate ) 图案层。

本实施例增加了保护层（Protect Layer, PL )制程， 对 IGZO沟道进行 保护。 具体的， 步骤 S22制备保护层进一步包括：

步骤 S221 , 在源 /漏极图案层和 IGZO 图案层上利用化学气相沉积 ( Chemical Vapor Deposition, CVD )沉积形成氧化硅 ( SiOx ) 薄膜； 步骤 S222, 在 SiOx薄膜上进行光阻涂布；

步骤 S223 , 在掩膜下曝光及显影；

曝光及显影后的结果是， IGZO沟道上面的 SiOx薄膜被光阻保护， 其他 区域则棵露， 无光阻保护；

步骤 S224 , 对光阻未保护的区域进行刻蚀；

步骤 S225, 将光阻剥离形成保护层图形。

本实施例在制程中引入了制备保护层， 防止在等离子处理过程中对 IGZO沟道的损害，也保证了后续制备 GI层时， 等离子体增强化学气相沉积 ( Plasma Enhanced Chemical Vapor Deposition, PECVD )成膜也不会损害到 IGZO沟道。 另外， 保护层制备完成后， 不会被剥离， 后续制程中一直可以 保护 IGZO 沟道不被损害。 同时， 由于沟道已经得到保护， 后续的钝化层 ( Passivation Layer ) 的产线节拍时间 （tact time )也将大大降低。

再请参照图 4所示，本发明实施例二提供一种铟镓锌氧化� �半导体 IGZO 电晶体制造方法， 包括：

步骤 S31 , 在基板 1上制备源极 2 ( Source ), 漏极 3 ( Drain ) 图案层； 步骤 S32, 在源 /漏极图案层上进行 IGZO 6成膜和涂布光阻 9;

步骤 S33 , 采用半色调 （half-tone )光罩对光阻进行曝光， 在 IGZO沟 道处形成保护性光阻 90;

步骤 S34, 对源 /漏极与 IGZO接触区域进行等离子处理， 形成 n+IGZO 区 i或 7; 以及

步骤 S35, 制备栅极绝缘层 5 ( GI )和栅极 4 ( Gate ) 图案层。

具体的， 步骤 S33进一步包括：

步骤 S331 , 采用半色调光罩对源 /漏极与半导体接触区域的光阻部分曝 光， 而使 IGZO沟道处光阻不曝光； 以及

步骤 S332, 用湿刻使 IGZO形成图形后， 用干刻将源 /漏极与半导体接 触区域的光阻刻蚀掉， IGZO沟道处的光阻变薄， 形成保护性光阻。

上述步骤 S331 中， 被曝光的部分光阻减薄， 而 IGZO沟道处光阻未曝 光， 其厚度相对于被曝光部分较厚。 上述步骤 S332中， 在刻蚀时 IGZO沟 道处的光阻变薄，从而形成保护性光阻，起到 对 IGZO沟道进行保护的作用。 在步骤 S34之后， 还包括步骤 S341 , 将光阻剥离。

本实施例通过采用半色调光罩曝光， 使 IGZO沟道处的光阻不曝光， 在 刻蚀时得以形成保护性光阻， 在等离子处理过程中对 IGZO沟道起到保护作 用。

本发明实施例一采用 SiOx做保护层， 需要增加一道保护层制程， 才能 进行 IGZO的等离子处理， 所以多一道光罩， 即多一次的成膜， 黄光， 刻蚀 制程。 本发明实施例二与之相比， 采用半色调光罩， 即部分曝光强， 部分曝 光弱， 剩下的不曝光； 强曝光部分没有光阻保护， 进行刻蚀形成 IGZO图形； 部分曝光部分由于光阻很薄，进行等离子处理 前可用 02 Plasma先将其灰化， 棵露出要处理的区域，然后进行等离子处理即 可，所以 IGZO图案层和 IGZO 的等离子处理用一道制程即可完成， 少一道光罩， 省去一次成膜， 黄光， 刻 蚀过程， 大大降低生产成本， 增加生产产能。

另外， 按照本发明实施例二的方法， 还可将 IGZO沟道内侧与金属接触 的 IGZO进行等离子处理， 达到改善欧姆接触的目的。

请再参照图 5所示， 相应于本发明实施例一， 本发明实施例三提供一种 IGZO电晶体结构， 包括：

设置在基板 1的源极 2、 漏极 3以及 IGZO 6;

覆盖在 IGZO 6沟道上方的保护层 8;

在源极 2、 漏极 3与 IGZO 6接触区域进行 N型掺杂而形成的 n+IGZO 区域 7;

设置在保护层 8以及 n+IGZO区域 7上方的栅极绝缘层 5; 以及 设置在栅极绝缘层 5上的栅极 4。

其中， 保护层 8为氧化硅。

本实施例中， 由于在 IGZO电晶体结构中的 IGZO 6沟道上方设置了保 护层 8, 可以防止在等离子处理过程中对 IGZO 6沟道的损害， PECVD成膜 也不会损害到 IGZO 6沟道。 另外， 保护层 8制备完成后， 不会被剥离， 后 续制程中一直可以保护 IGZO 6沟道不被损害。 同时， 由于沟道已经得到保 护， 后续的钝化层（ Passivation Layer ) 的产线节拍时间 （ tact time )也将大 大降低。

本发明所提供的 IGZO电晶体结构及其制造方法， 能够避免在通过等离 子处理对 IGZO进行 N型掺杂过程中损害 IGZO沟道,有助于改善欧姆接触， 提高元件特性。

以上所揭露的仅为本发明较佳实施例而已， 当然不能以此来限定本发明 之权利范围， 因此依本发明权利要求所作的等同变化， 仍属本发明所涵盖的 范围。