| CN101789780A | 2010-07-28 | |||
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| CN101256826A | 2008-09-03 | |||
| CN101145776A | 2008-03-19 | |||
| US20110128038A1 | 2011-06-02 |
北京亿腾知识产权代理事务所 (CN)
| 权 利 要 求 书 1、 一种集成电路芯片， 包括至少一个单端结构的驱动电路和第一驱动 电路， 所述第一驱动电路具有和至少一个单端结构的驱动电路相同的结构， 所述第一驱动电路包括多个并联的 PMOS管和多个并联的 NMOS管， 所述 多个并联的 PMOS管通过第一节点和多个并联的 NMOS管串联， 所述第一 节点提供单端信号输出； 所述芯片还包括比较器、 代码处理模块和控制模 块； 所述芯片在进行阻抗校准时， 将标准阻抗连接到第一节点， 将多个并 联的 NMOS管关闭， 所述比较器将所述第一节点的电压值和第一参考电压 值进行比较， 输出第一比较信号， 所述代码处理模块根据所述第一比较信 号输出第一阻抗校准代码， 以控制所述多个并联的 PMOS管的通断； 然后， 将所述多个并联的 NMOS管开启， 所述比较器将所述第一连接点的当前电 压值和第二参考电压值进行比较， 输出第二比较信号， 所述代码处理模块 根据所述第二比较信号输出第二阻抗校准代码， 以控制所述多个并联的 NMOS 管的通断； 所述代码处理模块根据所述校准后的第一阻抗校准代码 和所述第二阻抗校准代码控制至少一个单端结构的驱动电路。 2、 根据权利要求 1所述的集成电器芯片， 其特征在于， 所述第一参考 电压配置为电源电压 VDD的四分之三， 所述第二参考电压配置为电源电压 VDD的四分之一。 3、 一种集成电路芯片， 包括至少一个差分结构的驱动电路和第一驱动 电路， 所述第一驱动电路具有和至少一个差分结构的驱动电路相同的结构， 所述第一驱动电路包括第一组并联的 PMOS管、 第二组并联的 NMOS管、 第三组并联的 PMOS管、第四组并联的 NMOS管和第五组并联的 M0S管， 所述第一组并联的 PMOS管和所述第三组并联的 PMOS管具有相同的结构， 所述第二组并联的 NMOS管和所述第四组并联的 NMOS管具有相同的结 构， 所述第一组并联的 PMOS管通过第一节点和第二组并联的 NMOS管串 联， 所述第三组并联的 PMOS管通过第二节点和第四组并联的 NMOS管串 联， 第一节点通过第五组并联的 M0S管和第二节点连接， 所述第一节点和 所述第二节点提供差分信号输出； 所述芯片还包括第一比较器、 第二比较 器、 第一代码处理模块、 第二代码处理模块和第三代理处理模块； 所述芯 片在进行阻抗校准时， 断开所述第二组并联的 NMOS管、 所述第三组并联 的 PMOS管、 所述第四组并联的 NMOS管和所述第五组并联的 MOS管， 将标准阻抗连接到第一节点， 开启所述第一组并联的 PMOS管， 所述第一 比较器将所述第一节点的电压值和第一参考电压值进行比较， 输出第一比 较信号， 所述第一代码处理模块根据所述第一比较信号输出第一阻抗校准 代码， 以控制所述第一组并联的 PMOS管的通断； 然后， 维持所述第一组 并联的 PMOS管的通断， 开启第二组并联的 NMOS管， 所述第一比较器将 所述第一连接点的电压值和第二参考电压值进行比较， 输出第二比较信号， 所述第二代码处理模块根据所述第二比较信号输出第二阻抗校准代码， 以 控制所述第二组并联的 NMOS管的通断； 所述第三组并联的 NMOS管复制 所第一组并联的 NMOS 管的阻抗代码进行通断控制， 所述第四组并联的 NMOS管复制所第二组并联的 NMOS管的阻抗代码进行通断控制； 所述第 三代码处理模块用于输出第三阻抗校准代码， 以控制所述第五组并联的 MOS管通断， 所述芯片根据所述校准后的第一阻抗校准代码、 所述第二阻 抗校准代码和所述第三阻抗校准代码控制至少一个差分结构的驱动电路。 4、 根据权利要求 3所述的集成电器芯片， 其特征在于， 所述第一参考 电压配置为电源电压 VDD的四分之三， 所述第二参考电压配置为电源电压 VDD的四分之一。 5、 一种集成电路芯片的阻抗校准方法， 所述集成电路芯片包括至少一 个单端结构的驱动电路和第一驱动电路， 所述第一驱动电路具有和至少一 个单端结构的驱动电路相同的结构， 所述第一驱动电路包括多个并联的 PMOS管和多个并联的 NMOS管， 其特征在于： 在进行阻抗校准时， 将标准阻抗连接到第一节点， 所述第一节点提供 单端信号输出， 将多个并联的 NMOS管关闭， 由比较器将所述第一节点的 电压值和第一参考电压值进行比较， 输出第一比较信号， 根据所述第一比 较信号输出第一阻抗校准代码， 以控制多个并联的 PMOS管的通断； 维持多个并联的 PMOS管的通断不变， 将多个并联的 NMOS管开启， 将所述第一连接点的当前电压值和第二参考电压值进行比较， 输出第二比 较信号， 根据所述第二比较信号输出第二阻抗校准代码， 以控制所述多个 并联的 NMOS管的通断； 根据所述校准后的第一阻抗校准代码和所述第二阻抗校准代码控制芯 片中至少一个单端结构的驱动电路。 6、 根据权利要求 5所述的方法， 其特征在于， 所述第一参考电压配置 为电源电压 VDD的四分之三， 所述第二参考电压配置为电源电压 VDD的四 分之一。 7、 一种集成电路芯片的阻抗校准方法， 所述集成电路芯片包括至少一 个差分结构的驱动电路和第一驱动电路， 所述第一驱动电路具有和至少一 个差分结构的驱动电路相同的结构， 所述第一驱动电路包括第一组并联的 PMOS管、 第二组并联的 NMOS管、 第三组并联的 PMOS管、 第四组并联 的 NMOS管和第五组并联的 M0S管， 所述第一组并联的 PMOS管和所述 第三组并联的 PMOS管具有相同的结构， 所述第二组并联的 NMOS管和所 述第四组并联的 NMOS管具有相同的结构， 其特征在于： 在进行阻抗校准时， 首先断开所述第二组并联的 NMOS管、 所述第三 组并联的 PMOS管、所述第四组并联的 NMOS管和所述第五组并联的 MOS 管， 将标准阻抗连接到第一节点， 开启所述第一组并联的 PMOS管， 所述 第一比较器将所述第一节点的电压值和第一参考电压值进行比较， 输出第 一比较信号， 所述第一代码处理模块根据所述第一比较信号输出第一阻抗 校准代码， 以控制所述第一组并联的 PMOS管的通断； 然后， 维持所述第一组并联的 PMOS 管的通断， 开启第四组并联的 NMOS管， 第二比较器将第二连接点的电压值和第二参考电压值进行比较， 输出第二比较信号， 所述第二代码处理模块根据所述第二比较信号输出第 二阻抗校准代码， 以控制所述第四组并联的 NMOS管的通断； 所述第三组 并联的 NMOS管复制所第一组并联的 NMOS管的阻抗代码进行通断控制， 所述第四组并联的 NMOS管复制所第二组并联的 NMOS管的阻抗代码进行 通断控制； 第三代码处理模块输出第三阻抗校准代码， 以控制第五组并联 的 MOS管通断， 所述第一节点和所述第二节点提供差分信号输出； 所述芯片根据所述校准后的第一阻抗校准代码、 所述第二阻抗校准代 码和所述第三阻抗校准代码控制至少一个差分结构的驱动电路。 8、 根据权利要求 7所述的集成电器芯片， 其特征在于， 所述第一参考 电压配置为电源电压 VDD的四分之三， 所述第二参考电压配置为电源电压 VDD的四分之一。 |
本发明涉及集成电路技术， 尤其涉及一种集成电路芯片及其阻抗校准 方法。 背景技术
在集成电路芯片设计过程中， 要求其输出阻抗必须与诸如接收电路 或电缆的传输线的特性阻抗匹配， 以便通过防止输出信号的反射和损失 而进行正确传输。 另外， 必须将输出信号的波形的上升时间和下降时间 (压摆率） 调整为落入适当的范围内。 如果太短， 可能产生噪声。 如果 太长， 则波形可能劣化。
为了解决上述问题， 在传统的集成电路芯片内部提供了用于调整和 控制接口电路中的终端电阻的功能。 例如， 针对 DDR2标准存储器设置 的 ODT(片上端接）电路可以将其终端电阻值调整 75欧姆或 150欧姆。 换句话说， ODT电路具有多个并联连接的 P型 MOS管和 N型 MOS管， 从而形成终端电阻。 实际上是通过提供给晶体管的栅极的控制信号 来调 整并联连接的晶体管的数量， 以使得将晶体管的电阻值控制为等于外部 标准电阻的电阻值 。
图 1 示出了现有技术的集成电路芯片内部提供的阻 抗校准电路结构 图示意图。 如图 1所示， 该电路在进行阻抗校准时， 将标准阻抗 Rref连接 到节点 A， 比较器 710将节点 A的电压值和参考电压值（配置为电源电压 V DD 的 1/2或 1/3 )进行比较， 输出比较信号， 控制模块 (图中未示出)根据 比较信号输出阻抗校准代码 P-CODE[0... ... N]， 以控制多个并联的 PMOS 管 700的通断； 当节点 A 的电压等于参考电压时， 控制模块则维持输出 当前校准代码 P-CODE[0…… N]， 该校准代码 P-CODE[0…… N作为参考 校准代码供其他接口驱动电路使用。
上述现有技术提供的集成电路芯片不足之处在 于： 一方面， 不能同 时适应于单端信号输出和差分信号输出； 另一方面， 其参考电压的配置 不适用于宽范围的电源电压， 如图 2 所示， 当电源电压在 1.8V ~ 3.3V 二分之一或电源电压的三分之一） ， 其输出特性曲线的线性范围较窄。 发明内容
本发明的目的在于解决上述现有技术存在的不 足之处， 提供一种集成 电路芯片及其阻抗校准方法。
为了实现上述目的， 第一方面， 本发明提供了一种集成电路芯片， 包 括至少一个单端结构的驱动电路和第一驱动电 路， 第一驱动电路具有和至 少一个单端结构的驱动电路相同的结构， 第一驱动电路包括多个并联的 PMOS管和多个并联的 NMOS管， 多个并联的 PMOS管通过第一节点和多 个并联的 NMOS管串联， 第一节点提供单端信号输出； 该芯片还包括比较 器、 代码处理模块和控制模块； 芯片在进行阻抗校准时， 将标准阻抗连接 到第一节点， 将多个并联的 NMOS管关闭， 比较器将第一节点的电压值和 第一参考电压值进行比较， 输出第一比较信号， 代码处理模块根据第一比 较信号输出第一阻抗校准代码， 以控制多个并联的 PMOS管的通断； 然后， 将多个并联的 NMOS管开启， 比较器将第一连接点的当前电压值和第二参 考电压值进行比较， 输出第二比较信号， 代码处理模块根据第二比较信号 输出第二阻抗校准代码， 以控制多个并联的 NMOS管的通断； 代码处理模 块根据校准后的第一阻抗校准代码和第二阻抗 校准代码控制至少一个单端 结构的驱动电路。
第二方面， 本发明还提供了一种集成电路芯片， 包括至少一个差分结 构的驱动电路和第一驱动电路， 第一驱动电路具有和至少一个差分结构的 驱动电路相同的结构， 第一驱动电路包括第一组并联的 PMOS管、 第二组 并联的 NMOS管、第三组并联的 PMOS管、第四组并联的 NMOS管和第五 组并联的 M0S管， 第一组并联的 PMOS管和第三组并联的 PMOS管具有 相同的结构，第二组并联的 NMOS管和第四组并联的 NMOS管具有相同的 结构，第一组并联的 PMOS管通过第一节点和第二组并联的 NMOS管串联， 第三组并联的 PMOS管通过第二节点和第四组并联的 NMOS管串联， 第一 节点通过第五组并联的 MOS管和第二节点连接， 第一节点和第二节点提供 差分信号输出； 芯片还包括第一比较器、 第二比较器、 第一代码处理模块、 第二代码处理模块和第三代码处理模块； 芯片在进行阻抗校准时， 断开第 二组并联的 NMOS管、第三组并联的 PMOS管、第四组并联的 NMOS管和 第五组并联的 MOS 管， 将标准阻抗连接到第一节点， 开启第一组并联的 PMOS 管， 第一比较器将第一节点的电压值和第一参考电 压值进行比较， 输出第一比较信号， 第一代码处理模块根据第一比较信号输出第一 阻抗校 准代码， 以控制第一组并联的 PMOS管的通断； 然后， 维持第一组并联的 PMOS管的通断， 开启第二组并联的 NMOS管， 第一比较器将第一连接点 的电压值和第二参考电压值进行比较， 输出第二比较信号， 第二代码处理 模块根据第二比较信号输出第二阻抗校准代码 ， 以控制第二组并联的 NMOS管的通断；第三组并联的 NMOS管复制所第一组并联的 NMOS管的 阻抗代码进行通断控制， 第四组并联的 NMOS 管复制所第二组并联的 NMOS 管的阻抗代码进行通断控制； 第三代码处理模块用于输出第三阻抗 校准代码， 以控制第五组并联的 M0S管通断， 芯片根据校准后的第一阻抗 校准代码、 第二阻抗校准代码和第三阻抗校准代码控制至 少一个差分结构 的驱动电路。
第三方面， 本发明提供了一种集成电路芯片的阻抗校准方 法， 该集成 电路芯片包括至少一个单端结构的驱动电路和 第一驱动电路， 第一驱动电 路具有和至少一个单端结构的驱动电路相同的 结构， 第一驱动电路包括多 个并联的 PMOS管和多个并联的 NMOS管， 该方法包括以下步骤：
在进行阻抗校准时， 将标准阻抗连接到第一节点， 第一节点提供单端 信号输出， 将多个并联的 NMOS管关闭， 由比较器将第一节点的电压值和 第一参考电压值进行比较， 输出第一比较信号， 根据第一比较信号输出第 一阻抗校准代码， 以控制多个并联的 PMOS管的通断；
维持多个并联的 PMOS管的通断不变， 将多个并联的 NMOS管开启， 将第一连接点的当前电压值和第二参考电压值 进行比较， 输出第二比较信 号， 根据第二比较信号输出第二阻抗校准代码， 以控制多个并联的 NMOS 管的通断；
根据校准后的第一阻抗校准代码和第二阻抗校 准代码控制芯片中至少 一个单端结构的驱动电路。
第四方面， 本发明还提供了一种集成电路芯片的阻抗校准 方法， 集成 电路芯片包括至少一个差分结构的驱动电路和 第一驱动电路， 第一驱动电 路具有和至少一个差分结构的驱动电路相同的 结构， 第一驱动电路包括第 一组并联的 PMOS管、 第二组并联的 NMOS管、 第三组并联的 PM0S管、 第四组并联的 NMOS管和第五组并联的 M0S管， 第一组并联的 PMOS管 和第三组并联的 PMOS管具有相同的结构， 第二组并联的 NMOS管和第四 组并联的 NMOS管具有相同的结构， 该方法包括以下步骤：
在进行阻抗校准时， 首先断开第二组并联的 NMOS管、 第三组并联的 PMOS管、第四组并联的 NMOS管和第五组并联的 MOS管，将标准阻抗连 接到第一节点， 开启第一组并联的 PMOS管， 第一比较器将第一节点的电 压值和第一参考电压值进行比较， 输出第一比较信号， 第一代码处理模块 根据第一比较信号输出第一阻抗校准代码， 以控制第一组并联的 PMOS管 的通断；
然后， 维持第一组并联的 PMOS管的通断， 开启第四组并联的 NMOS 管， 第二比较器将第二连接点的电压值和第二参考 电压值进行比较， 输出 第二比较信号， 第二代码处理模块根据第二比较信号输出第二 阻抗校准代 码， 以控制第四组并联的 NMOS管的通断； 第三组并联的 NMOS管复制所 第一组并联的 NMOS管的阻抗代码进行通断控制，第四组并联 NMOS管 复制所第二组并联的 NMOS管的阻抗代码进行通断控制； 第三代码处理模 块输出第三阻抗校准代码， 以控制第五组并联的 M0S管通断， 第一节点和 第二节点提供差分信号输出；
芯片根据校准后的第一阻抗校准代码、 第二阻抗校准代码和第三阻抗 校准代码控制至少一个差分结构的驱动电路。
本发明结构简单， 可同时适用于单端信号输出和差分信号输出， 以 及适用于宽范围的电源电压。 附图说明
图 1为现有技术提供的一种集成电路芯片结构示 图；
图 2为输出特性曲线的线性范围；
图 3为本发明实施例提供的一种集成电路芯片结 示意图 构示意图；
图 4A 为图 4 所示单端结构驱动电路阻抗校准后的对等电路 结构示意 图；
图 4B 为图 5 所示单端结构驱动电路阻抗校准后的对等电路 结构示意 图；
图 4C 为图 5 所示单端结构驱动电路阻抗校准后的对等电路 结构示意 图；
图 5 构的集成电路芯片结 构示意图
图 5A 为图 5 所示差分结构驱动电路阻抗校准后的对等电路 结构示意 图；
图 5B 为图 5 所示差分结构驱动电路阻抗校准后的对等电路 结构示意
具体实施方式
通过以下结合附图以举例方式对本发明的实施 方式进行详细描述后， 本发明的其他特征、 特点和优点将会更加明显。
图 3为本发明实施例提供的一种集成电路芯片结 示意图， 如图 3所 示， 该集成电路芯片包括驱动电路 1 ... ... N, 代码处理模块 10、 比较器 20 和第一驱动电路 30。 其中， 驱动电路 1 ... ... N可以是单端结构的驱动电路， 也可以是差分结构的驱动电路， 第一驱动电路 30具有和驱动电路 1 ... ... N 相同的结构。 比较器 20用于将第一驱动电路 30中的节点电压和参考电压 进行比较， 代码处理模块 10根据比较器 20的比较结果向第一驱动电路 30 输出阻抗校准代码， 当第一驱动电路 30的阻抗校准完毕后， 代码处理模块 10再向驱动电路 1... ... N发送校准后的阻抗校准代码。 构示意图。如图 4所示， 该集成电路芯片包括比较器 20、代码处理模块 10、 至少一个单端结构的驱动电路（图中未示出） 和第一驱动电路 30， 其中第 一驱动电路 30具有和单端结构的驱动电路相同的结构， 具体地， 第一驱动 电路 30包括多个并联的 PMOS管 310和多个并联的 NMOS管 320，多个并 联的 PMOS管 310通过第一节点 Va和多个并联的 NMOS管 210串联， 第 一节点 Va提供单端信号输出。
在进行阻抗校准时，将标准阻抗 40连接到第一节点 Va， 并将多个并联 的 NMOS管 320关闭， 比较器 20将第一节点 Va的电压值和第一参考电压 值进行比较， 输出第一比较信号， 优选地， 第一参考电压配置为电源电压 V DD 的四分之三； 代码处理模块 10根据第一比较信号输出第一阻抗校准代 码 P-CODE[0... ... N]， 以控制多个并联的 PMOS管 310的通断。
然后，维持多个并联的 PMOS管 310的通断不变，将多个并联的 NMOS 管 320开启， 比较器 20将第一连接点 Va的当前电压值和第二参考电压值 进行比较， 输出第二比较信号， 优选地， 第二参考电压配置为电源电压 V DD 的四分之一； 代码处理模块 10根据第二比较信号向多个并联的 NMOS管 320输出第二阻抗校准代码 N-CODE[0... ... N]， 以控制多个并联的 NMOS 管 320 的通断； 在第一驱动电路的阻抗校准完毕后， 该集成电路芯片根据 第一阻抗校准代码 P-CODE[0…… N]和第二阻抗校准代码 N-CODE[0…… N] 控制至少一个单端结构的驱动电路。
在对多个并联的 PMOS管 310进行阻抗校准的实施例中，如图 4A所示， 第一节点 Va的电压配置为电源电压的四分之一， 该集成电路芯片在进行阻 抗校准时， 先将标准阻抗 40 ( Rref )连接到第一节点 Va， 由代码处理模块 10 (图中未示出）向多个并联的 NMOS管 320输出阻抗校准代码 N-CODE, 以关断多个并联的 NMOS管 320中的所有 NMOS管；再向多个并联的 PMOS 管 310输出初始阻抗校准代码， 以打开多个并联的 PMOS管 310中相应的 PMOS管， 通过阻抗校准， 多个并联的 PMOS管 310阻抗为 l/3Rref。
在多个并联的 PMOS管 310的阻抗校准后， 再对多个并联的 NMOS管 320进行阻抗校准， 如图 4B所示， 在维持多个并联的 PMOS管 310的通断 不变的情况下 （即多个并联的 PMOS管 310校准后的阻抗为 l/3Rref ) ， 将 多个并联的 NMOS管 320开启， 第二节点 Vb的电压配置为电源电压的四 分之一， 最后通过阻抗校准， 确定多个并联的 NMOS 管 320 的阻抗为 l/8Rref 0
优选地， 在对多个并联的 NMOS管 320进行阻抗校准时， 可以选取 3 倍多个并联的 PMOS管 310校准后的阻抗（即 l/3Rref*3=lRref )后再对多 个并联的 NMOS管 320进行阻抗校准， 校准后的多个并联的 NMOS管 320 的阻抗为 l/2Rref， 如图 4C所示。 构示意图。 如图 5 所示， 该集成电路芯片包括至少一个差分结构的驱动 电 路（图中未示出）和第一驱动电路 30、 第一比较器 20'、 第二比较器 20"、 第一代码处理模块 10'、 第二代码处理模块 10"和第三代码处理模块 10"'。 其 中，第一驱动电路 30包括第一组并联的 PMOS管 410、第二组并联的 NMOS 管 420、 第三组并联的 PMOS管 430、 第四组并联的 NMOS管 440和第五 组并联的 MOS管 450， 第一组并联的 PMOS管 410和第三组并联的 PMOS 管 430具有相同的结构，第二组并联的 NMOS管 420和第四组并联的 NMOS 管 440具有相同的结构，第一组并联的 PMOS管 410通过第一节点 Va和第 二组并联的 NMOS管 420串联， 第三组并联的 PMOS管 430通过第二节点 Vb和第四组并联的 NMOS管 440 串联， 第一节点 Va通过第五组并联的 MOS管 450和第二节点 Vb连接， 第一节点 Va和第二节点 Vb提供差分信 号输出。
在一个阻抗校准实施例中， 该集成电路芯片在进行阻抗校准时， 首先 针对第一组并联的 PMOS管 410进行阻抗校准， 断开第二组并联的 NMOS 管 420、 第三组并联的 PMOS管 430、 第四组并联的 NMOS管 440和第五 组并联的 MOS管 450， 开启第一组并联的 PMOS管 410。将标准阻抗 40连 接到第一节点 Va， 第一代码处理模块 10'向多个并联的 PMOS管 410输出 初始阻抗校准代码 P-CODE[0... ... N]，以打开多个并联的 PMOS管 410中相 应的 PMOS管。 第一比较器 20'将第一节点 Va的电压值和第一参考电压值 进行比较， 输出第一比较信号 CMP1， 其中第一参考电压配置为电源电压 V DD 的四分之三， 第一参考电压配置为电源电压 V DD 的四分之一。如果当前 第一节点 Va的电压小于参考电压， 第一代码处理模块 10'将上调阻抗校准 代码 P-CODE[0... ... N]， 反之下调阻抗校准代码 P-CODE[0... ... N]， 直到第 一节点 Va的电压等于第一参考电压， 从而确定第一组并联的 PM0S管 410 的阻抗。
然后针对第二组并联的 NMOS管 420进行阻抗校准， 维持第一组并联 的 PM0S管 410的阻抗校准代码不变。 开启第二组并联的 NMOS管 420。 第二比较器 20'将第二连接点 Vb的电压值和第二参考电压值进行比较， 再 输出第二比较信号； 第二代码处理模块 10"根据第二比较信号输出第二阻抗 校准代码 N-CODE[0... ... N]， 以控制第二组并联的 NMOS管 420的通断。 当第二节点 Vb 的电压值小于第一参考电压值时， 上调第二阻抗校准代码 N-CODE[0…… N]， 反之下调第二阻抗校准代码 N-CODE[0…… N]， 直到多 第二节点 Vb的电压等于第二参考电压， 从而确定第二组并联的 NMOS管 420的阻抗。
第三组并联的 NMOS管 430复制第一组并联的 NMOS管 410的阻抗代 码，第四组并联的 NMOS管 440复制第二组并联的 NMOS管 420的阻抗代 码，从而分别控制第三组并联的 NMOS管 430和第四组并联的 NMOS管 440 的通断。 第三代码处理模块 10 '"输出第三阻抗校准代码 C-CODE[0…… N]， 以控制所述第五组并联的 MOS管通断。
由此， 该集成电路芯片根据校准后的第一阻抗校准代 码 P-CODE[0…… N]、 第二阻抗校准代码 N-CODE[0…… N]和第三阻抗校准代码 C-CODE[0... ... N]控制至少一个差分结构的驱动电路。
在另一个阻抗校准实施例中，如图 5A所示，针对第一组并联的 PMOS 管 410和第四组并联的 NMOS管 440进行阻抗校准， 断开第二组并联的 NMOS管 420和第三组并联的 PMOS管 430， 将第五组并联的 MOS管 450 的阻抗配置为标准阻抗 40的 2/3倍（即由第三代码处理模块 10 '"输出阻抗 为 2/3Rref的阻抗校准代码 C-CODE[0... ... N] ) ， 第一参考电压配置为电源 电压的四分之三、 第二参考电压配置为电源电压的四分之一。 经过阻抗校 准，得出第一组并联的 PM0S管 410的阻抗为 l/6Rref，第四组并联的 NMOS 管 440的阻抗为 l/3Rref，从而确定第一代码处理模块 10'输出的阻抗校准代 码 N-CODE[0…… N]和第二代码处理模块 10"输出的阻抗校准代码 P-CODE[0... ... N]。
在又一个阻抗校准实施例中，如图 5B所示，针对第三组并联的 PMOS 管 430和第二组并联的 NMOS管 420进行阻抗校准， 断开第一组并联的 NMOS管 410和第四组并联的 NMOS管 440， 将第五组并联的 MOS管 450 的阻抗配置为标准阻抗 40的 2/3倍（即由第三代码处理模块 10 '"输出阻抗 为 2/3Rref的阻抗校准代码 C-CODE[0... ... N] ) ， 第一参考电压配置为电源 电压的四分之三、 第二参考电压配置为电源电压的四分之一。 经过阻抗校 准，得出第三组并联的 PMOS管 430的阻抗为 l/3Rref，第二组并联的 NMOS 管 420的阻抗为 l/2Rref。从而确定第一代码处理模块 10'的输出阻抗校准代 码 N-CODE[0…… N]和第二代码处理模块 10"确定阻抗校准代码 P-CODE[0... ... N]。
本发明实施例结构简单， 可同时适用于单端信号的输出和差分信号 的输出， 以及适用于宽范围的电源电压。
显而易见， 在不偏离本发明的真实精神和范围的前提下， 在此描述 的本发明可以有许多变化。 因此， 所有对于本领域技术人员来说显而易 见的改变， 都应包括在本权利要求书所涵盖的范围之内。 本发明所要求 保护的范围仅由所述的权利要求书进行限定。