Die Erfindung betrifft in CMOS-Prozessen herstellbare laterale DMOS-Transistoren

(LDMOS) mit verbesserten Eigenschaften und ein zugehöriges Herstellverfahren.

Leistungs-Feldeffekttransistoren in Form von DMOS-Transistoren (ursprünglich: Double Diffused MOS) sind in den letzten Jahren zu unverzichtbaren Bauelementen in Halbleiter-

Hochvolt (HV)- und Power- Prozessen geworden. Ein Feldeffekttransistor enthält im Allgemeinen so genannte Drain- und Sourcegebiete, die durch einen Kanalbereich getrennt sind, der seinerseits durch eine Gateelektrode gesteuert ist, so dass sich ein steuerbarer Stromfluss zwischen dem Draingebiet und dem Sourcegebiet ausbildet. Ein Leistungs- Feldeffekttransistor soll im Weiteren als ein Feldeffekttransistor verstanden werden, der mit Spannungen von 15 V oder mehr und/oder bei Durchlassströmen von ca. 500 mA oder mehr betrieben wird. Im Weiteren werden Feldeffekttransistoren auch als MOS- Transistoren bezeichnet, unabhängig davon, welches Material in der Gateelektrode tatsächlich verwendet ist.

Das Wirkprinzip der lateralen DMOS-Transistoren beruht auf verlängerten Draingebieten, über denen ein Teil der zu verarbeitenden (hohen) Spannung abfällt, die ohne

Spannungsabfall den Gatebereich schädigen würde und daher nicht in voller Höhe an der Gateelektrode anliegen darf. Bei lateralen DMOS-Transistoren (LDMOS) ist dieser verlängerte Bereich des Draingebiets, der als Drain-Extension- oder Driftgebiet bezeichnet wird, parallel zur Oberfläche der aktiven Halbleiterschicht des Chips angeordnet, was eine einfache Integration in vorhandene CMOS-Prozesse ermöglicht. Ein CMOS-Prozess ist als eine Prozessstrategie zu verstehen, in der komplementäre Feldeffekttransistoren, d.h. p- Kanaltransistoren und n-Kanaltransistoren, in und über der aktiven Halbleiterschicht hergestellt werden. In der CMOS-Fertigungsstrategie sind also Prozesse erforderlich, die das Erzeugen von Drain-und Sourcegebieten mit p-Leitfähigkeit und das Erzeugen von Drain- und Sourcegebieten mit n-Leitfähigkeit ermöglichen.

Dazu werden in der Regel geeignete Implantationstechniken angewendet, wobei ein geeignetes Maskierungsschema Anwendung findet, um die dotierten Gebiete mit unterschiedlicher Leistungsart herzustellen. Oftmals werden in solchen HVCMOS-Prozessen, also in CMOS-Prozessen, in denen

Feldeffekttransistoren für hohe Leistungen oder hohe Spannungen ausgelegt werden, sowohl n- wie p-leitende LDMOS-Transistoren (nLDMOS-Transistoren, pLDMOS- Transistoren) benötigt. Die aufwandsarme Optimierung beider Leitungstypen zugleich stellt dann eine besondere Herausforderung dar.

Diese Problematik ist Gegenstand der WO 2008/116880 AI (X-Fab), die dort jedoch nur unzureichend gelöst wurde. Die jüngste Entwicklung bei DMOS-Transistoren ist durch die konsequente Nutzung des

RESURF-Prinzips (Reduced Electrical Surface Field) gekennzeichnet, wobei es immer besser gelingt, den charakteristischen Widerspruch zwischen möglichst hoher

Durchbruchsspannung im gesperrten Zustand (off-breakdown BV ₀ ff) und geringem

Einschaltwiderstand (drain-source on-resistance RDSon) zu lösen. Eine besondere Klasse bilden hierbei die sogenannten Superjunction-Transistoren, bei denen außerordentlich hohe Leitfähigkeiten im Drift-Gebiet bei hohen BV ₀ ff mittels n/p-Mehrfachschichten erreicht werden.

Mit der Forderung nach größeren digitalen Schaltungsanteilen in HVCMOS-Anwendungen hat sich ein Trend zu kleineren Strukturmaßen der jeweiligen Basisprozesse ergeben.

HVCMOS-Entwicklungen finden typischerweise heute in 0.35 bis O.l^m-Prozessen statt, d.h. in Prozessen, in denen Kleinsignaltransistoren mit kritischen Abmessungen, etwa der Gatelänge, von etwa 200 nm bis etwa 65 nm hergestellt werden, deren Feldisolation fast ausschließlich auf flachen Gräben bzw. Trenches mit geeignetem isolierenden Füllmaterial (shallow trench Isolation STI) beruht. Die Mehrzahl der in solchen Prozessen entwickelten

LDMOS-Transistoren besitzt unter dem Grabenisolationsgebiet verlaufende (vergrabene) Drift-Strecken, wobei man von dem hochwertigen Isoliermaterial der Grabenisolation als oberer Begrenzung des Strompfades profitiert. Allerdings bedarf die Gate- und Drain- seitige Einbindung des Drift-Gebietes solcher Transistoren in der Regel besonderer konstruktiver Maßnahmen, da der Strompfad hier ohne Einschränkungen der

Bauelemente-Zuverlässigkeit aus dem Gebiet unter dem Grabenisolationsgebiet zurück an die Oberfläche geführt werden muss. Darüber hinaus soll natürlich auch in diesen

Bereichen ein optimales Verhältnis von Potentialabfall und Leitfähigkeit bestehen. Als konstruktive Lösung der Gate-seitigen Einbindung des Drift-Gebietes wurden unter anderem Split-Gate-Transistoren vorgeschlagen, die eine vom Kanalfeld unabhängige Manipulation des Gate-nahen elektrischen Feldes am Beginn der Drift-Strecke gestatten. Zur Konstruktion der Drain-seitigen Einbindung wird andererseits in der Veröffentlichung WO 2007/103610 A2 (Freescale) vorgeschlagen, die Drift-Strecke eines LD MOS-Transistors nur Gate-seitig unter dem Grabenisolationsgebiet zu führen und die Silizierung in dem mithin verlängerten Drain-seitigen Aktiv-Gebiet durch Verwendung eines Silizid-Blockers zu verhindern.

Figur 1 zeigt eine schematische Schnittansicht des konventionellen Leistungs- Feldeffekttransistors (LDMOS) 150 aus dieser Schrift WO 2007/103610 A2 in Form eines n-Kanaltransistors, der tiefer liegende p/n-Schichten aufweist, die mit 102,104 bzw. 106 bezeichnet sind. D.h., die Schicht 102 ist n-dotiert, während die Schichten 106, 104 p- dotiert sind. Ferner ist in dem leicht p-dotierten Gebiet 106 eine p-Wanne 110 ausgebildet, die somit das p-dotierte Körpergebiet des Transistors 100 darstellt. In den der p-Wanne 110 ist ein stark n-dotiertes Sourcegebiet 118 in Verbindung mit einem stark p-dotierten Gebiet 120, das als Körperanschluss dient, ausgebildet. Des Weiteren ist ein Drain- Driftgebiet 108 in Verbindung mit einem stark dotierten Draingebiet 122 vorgesehen, wobei, wie zuvor erläutert es, ein Grabenisolationsgebiet 112 in dem Drain-Driftgebiet 108 eingebettet ist. Ferner ist über der p-Wanne und einem Teil des Drain-Driftgebiets 108 sowie des Grabenisolationsgebiets 112 eine Gateelektrodenstruktur 114 mit einem

Gatedielektrikum 116 vorgesehen. Eine Silizid-Bildung auf freiliegenden

Oberflächenbereichen des Drain-Driftgebiets 108 wird durch eine dielektrische Schicht 124 verhindert.

Die Folge des in Figur 1 gezeigten Aufbaus des Leistungs-Feldeffekttransistors 150 ist ein verbreiterter und unter geringerem Anstieg verlaufender Strompfad zum Draingebiet 122 hin, wodurch sich RDS _on verringert. Gleichzeitig nimmt infolge der verringerten Stromdichte auch die Neigung zur Stoßionisation (Avalanche) ab. Somit wird bei gleichem Drainstrom weniger Bulkstrom, also Strom in den tieferen Schichten des Transistors 150, generiert. Dadurch wird das Einschalten des internen parasitären Bipolartransistors (Snap-back beim nLDMOS) verzögert und damit eine höhere on-Durchbruchspannung erreicht.

Insbesondere dann, wenn - wie in kostengünstigen Prozessen mit Mehrfachnutzung von Masken typisch - das Dotierungsprofil der Drift-Zone 108 nicht ausschließlich auf einen Transistortyp zugeschnitten werden kann, ist bei dieser Lösung infolge unvollständiger Verarmung in der Umgebung des Draingebiets 122 oftmals BV _0ff zu gering. Der Erfindung liegt die Aufgabe zugrunde, in einem Halbleiterbauteil die

Durchbruchspannung als BV _0ff bei LDMOS-Transistoren mit einem Drain-Driftgebiet zu erhöhen, wobei eine möglichst effiziente Herstellung von n- und/oder p-leitenden LDMOS- Transistoren in dem Halbleiterbauteil in einem CMOS-Prozess möglich sein soll.

Gemäß einem Aspekt der vorliegenden Erfindung wird diese Aufgabe gelöst durch ein Halbleiterbauelement, das einen lateralen Leistungs-Feldeffekttransistor aufweist. Der laterale Leistungs-Feldeffekttransistor umfasst ein Sourcegebiet eines ersten Leitungstyps, ein Draingebiet des ersten Leitungstyps, ein Drain-Driftgebiet des ersten Leitungstyps, ein Grabenisolationsgebiet, das zumindest teilweise in dem Drain-Driftgebiet eingebettet ist, und ein dotiertes Feldführungsgebiet eines zweiten, zum ersten Leitungstyp inversen Leitungstyps.

In dem erfindungsgemäßen Leistungs-Feldeffekttransistors führen das

Grabenisolationsgebiet und insbesondere das in dem Drain-Driftgebiet eingebettete dotierte Feldführungsgebiet zu einer günstigeren elektrischen Feldverteilung, d.h. es erfolgt eine Zwangsführung der Potenziallinien in der Umgebung des Draingebiets, ohne dass dabei jedoch ausgeprägte Störungen des Feldverlaufs in den tieferen Schichten des Halbleiterbauelements stattfinden. Beispielsweise bleiben RESURF-Gebiete nahezu unbeeinflusst von dem Feldführungsgebiet und es werden auch keine elektrisch aufladbaren Zonen erzeugt. Ein dotiertes feldführendes Gebiet oder Feldführungsgebiet ist in diesem Zusammenhang als ein Bereich zu verstehen, der zu dem Drain-Driftgebiet gegen-dotiert ist und daher mit diesem einen pn-Übergang bildet und den Verlauf des elektrischen Feldes innerhalb des Drain-Driftgebiets beeinflusst.

Dazu ist in einer vorteilhaften Ausführungsform das dotierte Feldführungsgebiet als ein Gebiet mit frei einstellbarem Potenzial ohne elektrischen Anschluss vorgesehen. Ein Feldführungsgebiet ohne elektrischen Anschluss wird auch als schwebend bzw. floatend bezeichnet. Auf diese Weise erfolgt kein Einfluss auf die Feldlinienführung durch externe Spannungen.

In vorteilhaften Ausführungsformen ist zumindest ein weiteres Feldführungsgebiet des zweiten Leitungstyps in dem Drain-Driftgebiet vorgesehen. Auf diese Weise ist es möglich, auf der Grundlage eines grundlegenden Dotierprofils dennoch eine gewünschte Steuerung des Feldverlaufs in dem Drain-Driftgebiet zu erreichen, indem die Größe und/oder die

Anzahl der Feldführungsgebiete geeignet ausgewählt werden. Dabei kann in einigen vorteilhaften Ausführungsvarianten eines der Feldführungsgebiete direkt an dem

Grabenisolationsgebiet an einer Kante angrenzen, die dem Draingebiet zugewandt ist. Durch diese Maßnahme ergibt sich ein sehr günstiger Feldverlauf, da zunächst die Unterseite des Grabenisolationsgebiets als effizientes Mittel zur Anpassung des

Feldverlaufs dient und im Anschluss daran das Feldführungsgebiet eine allmähliche Aufweitung des elektrischen Feldes in den oberen Bereich des Drain-Driftgebiets ermöglicht.

In weiteren vorteilhaften Ausführungsformen ist in der Oberfläche des Drain-Driftgebiets kein Metallsilizid vorgesehen. Auf diese Weise kann der vorteilhafte Feldverlauf, der im Zusammenhang mit der Figur 1 beschrieben ist, dahingehend verbessert werden, dass auch teilweise verarmte Gebiete in der Nähe des Draingebiets vermieden werden und damit die Durchbruchsspannung erhöht wird.

In einer vorteilhaften Ausführungsform besitzt der laterale Leistungs-Feldeffekttransistor ein dotiertes Körperanschlussgebiet des zweiten Leitungstyps angrenzend zu dem

Sourcegebiet, wobei das Feldführungsgebiet und das dotierte Körperanschlussgebiet ein gleiches Dotierstoffprofil in der Tiefenrichtung aufweisen. Damit können diese

entsprechenden dotierten Gebiete, die eine inverse Dotierungsart im Vergleich zu den Drain- und Sourcegebieten aufweisen, in einer gemeinsamen Implantationssequenz hergestellt werden. In einer weiteren vorteilhaften Ausführungsform ist die maximale Dotierstoffkonzentration des Feldführungsgebiets größer als eine maximale Dotierstoffkonzentration des

Körperanschlussgebiets. Durch geeignete Wahl der Dotierstoffkonzentration des

Feldführungsgebiets im Zusammenhang mit seiner Größe und auch mit der Anzahl der Feldführungsgebiete lässt sich somit eine wirksame Steuerung des Feldverlaufs in dem Drain-Driftgebiet erreichen, wobei dennoch standardmäßige Implantationsprozesse angewendet werden können. Beispielsweise kann die erhöhte maximale

Dotierstoffkonzentration dadurch erzeugt werden, dass das Feldführungsgebiet im Rahmen der erforderlichen Implantationsprozesse mindestens einem Implantationsprozess mehr unterzogen wird als etwa das Körperanschlussgebiet.

In weiteren Ausführungsformen weist das Halbleiterbauelement einen Kleinsignaltransistor auf, der tiefe Drain-und Sourcegebiete und flache Drain- und Source-Erweiterungsgebiete aufweist. Ein Kleinsignaltransistor soll dabei als ein Transistor verstanden werden, der bei für den Betrieb bei Spannungen von kleiner (oder gleich) 15V ausgelegt ist. Diese hoch dotierten Gebiete des Kleinsignaltransistors können dabei nahezu identische

Dotierstoffprofile wie das Feldführungsgebiet aufweisen, da diese während der gleichen Implantationssequenz erzeugt werden. Beispielsweise kann das Feldführungsgebiet während einer Implantation zur Erzeugung flache Drain-und Sourcegebiete hergestellt werden, während in anderen Fällen das Feldführungsgebiet bei der Erzeugung tiefer Drain- und Sourcegebiete des Kleinsignaltransistors erzeugt wird, wobei, bei Bedarf, in dem Feldführungsgebiet zuvor auch die Implantation für die flachen Drain- und Sourcegebiete durchgeführt worden sein kann. In einigen vorteilhaften Ausführungsformen weist der Kleinsignaltransistor eine

Gateelektrode mit einer Gatelänge von 200 nm (Nanometer) oder weniger auf. Auf diese Weise kann der Leistungs-Feldeffekttransistor auf der Grundlage einer Technologie hergestellt werden, mit der auch sehr anspruchsvolle Steuerungsaufgaben durch das vorsehen von Kleinsignaltransistoren mit den zuvor angegebenen Abmessungen

implementiert werden können.

Im weiteren vorteilhaften Ausführungsformen ist ein zweiter lateraler Leistungs- Feldeffekttransistor vorgesehen, der von komplementärem Leitungstyp im Vergleich zu dem bereits vorgesehenen Feldeffekttransistor ist.

Gemäß einem weiteren Aspekt der beanspruchten Erfindung wird die zuvor genannte Aufgabe durch ein Verfahren zur Herstellung eines Halbleiterbauelements mit einem lateralen Leistungs-Feldeffekttransistor gelöst. Das Verfahren umfasst das Erzeugen eines Grabenisolationsgebiets und eines Drain-Driftgebiets eines ersten Leitungstyps derart, dass das Grabenisolationsgebiet zumindest teilweise in dem Drain-Driftgebiet eingebettet ist.

Das Verfahren umfasst ferner das Ausführen eines oder mehrerer lonenimplantations- Prozesse zur Erzeugung von tiefen Drain- und Sourcegebieten und/oder von Drain-und Source-Erweiterungsgebiete in einem Kleinsignaltransistor eines zweiten Leitungstyps, der invers ist zu dem ersten Leitungstyp. Das Verfahren umfasst ferner das Erzeugen eines oder mehrerer Feldführungsgebiet in dem Drain-Driftgebiet durch mindestens einen des einen oder der mehreren lonenimplantationsprozesse.

Auf diese Weise kann eine geeignete Feldführung in dem Drain-Driftgebiet des

Leistungstransistors unter Anwendung von Implantationsprozessen erfolgen, die auch zur Herstellung stark dotierter Gebiete in Kleinsignaltransistoren angewendet werden. Daraus ergibt sich ein sehr effizienter Fertigungsablauf, da keine zusätzlichen Prozessschritte erforderlich sind. Dazu können die Implantationsprozesse für die Erzeugung der flachen Drain-und Source-Erweiterungsgebiete und/oder die Implantationsprozesse für die

Erzeugung der tiefen Drain-und Sourcegebiete verwendet werden. Insbesondere können die Implantationsprozesse und zugehörigen Maskierungsschemata für die Erzeugung komplementär Kleinsignaltransistoren effizient verwendet werden, um auch geeignete Feldführungsgebiete für komplementäre Leistungstransistoren zu erzeugen. Zu diesem Zweck können geeignete Fotolithographiemasken bereitgestellt werden, die bei den jeweiligen Implantationsprozesse Oberflächenbereiche des Drain-Driftgebiets freilassen, so dass damit die laterale Struktur der Feldführungsgebiete effizient eingestellt werden kann. Somit lässt sich auf der Grundlage der standardmäßigen Implantationsprozesse der gewünschte Feldverlauf in dem Drain-Driftgebiet durch Vorgabe geeigneter

Maskenöffnungen, die somit die Anzahl und die laterale Form der Feldführungsgebiete festlegen, für die jeweilige Anwendung speziell einstellen, ohne dass dazu eine Änderung der Prozessparameter zugehöriger Implantationsprozesse erforderlich wäre oder auch weitere Prozessschritte hinzuzufügen sind.

Generell können mit der beanspruchten Erfindung höhere Off-Durchbruchspannungen bei geringem On-Widerstand und speziell beim nLDMOS-Transistor gleichzeitig höhere On-Durchbruchspannungen als bei bekannten Lösungen erreicht werden, ohne dass zusätzliche Maskenschritte bei der Herstellung benötigt werden.

Weitere vorteilhafte Ausführungsformen sind von den abhängigen Ansprüchen erfasst.

Die folgende detaillierte Beschreibung zeigt Beispiele und eine Erläuterung und Ergänzung der beanspruchten Erfindung. Sie ist mit Bezug auf die Zeichnungen fachmännisch zu lesen.

Figur 1 ist eine Schnittdarstellung eines konventionellen LDMOS-

Transistors, wie er in WO 2007/103610 beschrieben ist.

Figur 2 ist eine Schnittansicht eines Halbleiterbauelements während

einer Fertigungsphase, in der ein Implantationsprozess zur

Erzeugung flacher Drain-und Source-Erweiterungsgebiete

durchgeführt wird, wobei bei Bedarf auch ein

Feldführungsgebiet in einem Leistungstransistor erzeugt

wird.

Figur 3 ist eine schematische Schnittansicht des

Halbleiterbauelements, wobei ein Implantationsprozess zur

Erzeugung tiefer Drain-und Sourcegebiete ausgeführt wird.

Figur 4 ist eine schematische Schnittansicht eines Teils des

Halbleiterbauelements, nachdem ein Silizid-Prozess

ausgeführt wurde.

Figuren 5 ist eine Schnittansicht eines komplementären Leistungs- Feldeffekttransistors, der alternativ oder zusätzlich zu dem

Transistor aus den Figuren 2 bis 4 im Halbleiterbauelement

vorgesehen ist.

Figur 2 zeigt eine schematische Schnittansicht eines Halbleiterbauelements 90, das einen Kleinsignaltransistor 50K und einen lateralen Leistungs-Feldeffekttransistor oder DMOS- Transistor 50P aufweist. Das Bauelemente 90 umfasst ein Substrat 30, auf welchem geeignete Halbleiterschichten, z.B. epiktaktisch aufgewachsene Siliziumschichten aufgebracht sind. In dem gezeigten Ausführungsbeispiel ist eine leicht n-dotierte Schicht 4 vorgesehen, die als Körpergebiet des Transistors 50P dient, der somit einen p- Kanaltransistor darstellt. Andererseits ist in der Schicht 4 ein p-dotiertes Körpergebiet 10 des Transistors 50K ausgebildet, der somit ein n-Kanaltransistor ist. Die laterale Abmessung des Kleinsignaltransistors 50K ist durch entsprechende Grabenisolationsgebiete 12 festgelegt. Ein entsprechendes Grabenisolationsgebiet 12 ist auch in einem Drain- Driftgebiet 8 vorgesehen, um damit einen günstigeren Potenzialverlauf zu erhalten, wie dies bereits im Zusammenhang mit dem Transistor 150 aus Figur 1 erläutert ist. Das Drain- Driftgebiet 8 ist somit ein entsprechend p-dotiertes Gebiet, in welchem in weiteren Fertigungsprozessen ein stark dotiertes Draingebiet zu erzeugen ist.

In der gezeigten Fertigungsphase weisen die Transistoren 50K und 50P Gateelektroden- Strukturen 14K bzw. 14 auf, die jeweilige Isolationsschichten 16K bzw. 16 enthalten. Des

Weiteren ist eine Implantationsmaske 26 vorgesehen, die den Transistor 50K freilässt, um im Körpergebiet 10 flache n-dotierte Drain-und Source-Erweiterungsgebiete 23 zu erzeugen. In der gezeigten Ausführungsform ist in der Implantationsmaske 26, die etwa als Lackmaske vorgesehen ist, auch eine geeignete Öffnung 27 enthalten, so dass ein

Feldführungsgebiet 28E in dem Drain-Driftgebiet 8 erzeugt wird, wobei die laterale Größe und Lage des Gebiets 28E durch die Maskenöffnung 27 vorgegeben sind. Beispielsweise kann die laterale Abmessung 27L der Öffnung 27 geeignet eingestellt werden, wie dies gestrichelt dargestellt ist, um damit in Abhängigkeit des Dotierprofils, das durch einen Implantationsprozess 25 erreicht wird, eine geeignete Feldführung bzw. eine Verbiegung der Potenziallinien zu erzeugen. Der Implantationsprozess 25 wird somit als ein

standardmäßiger Implantationsprozess ausgeführt, wie er zur Erzeugung der Gebiete 23 im Transistor 50K erforderlich ist. Die geeignete Anpassung des feldführenden Verhaltens des Gebiets 28E wird also durch konstruktive Maßnahmen, d.h. die Erzeugung der

Implantationsmaske 26 mit der Öffnung 27 bewerkstelligt.

Das Halbleiterbauelement 90, wie es in Figur 2 gezeigt ist, kann daher auf der Grundlage standardmäßige CMOS-Prozesse hergestellt werden. D.h., vor oder nach der Herstellung der Grabenisolationsgebiete 12 auf der Grundlage gut bekannter Techniken werden bei Bedarf die Implantationsprozesse für tiefer liegende Bereiche des Bauelements 90, etwa das Drain-Driftgebiet 8 und das Körpergebiet 10 unter Anwendung geeigneter

Maskierungsverfahren ausgeführt, woran sich Prozesse anschließen, um die

Gateelektroden-Strukturen 14K bzw. 14 herzustellen. Dabei können Prozesstechnologien eingesetzt werden, mit der die Gateelektroden-Struktur 14K mit einer Gatelänge von 200nm oder weniger strukturiert wird. Daraufhin wird die Maske 26 durch geeignete Lithographieprozesse hergestellt.

Figur 3 zeigt das Halbleiterbauelement 90 in einer weiter fortgeschrittenen

Fertigungsphase, in der ein weiterer Implantationsprozess 29 auf der Grundlage einer Maske 30 ausgeführt wird. Während des Implantationsprozesses 29 werden in dem Transistor 50K tiefe Drain-und Sourcegebiete 32 erzeugt, die im Zusammenwirken mit den

Gebieten 23 das gewünschte Dotierprofil für den Transistor 50K nach Durchführung entsprechender Ausheizprozesse ergeben. In der dargestellten Ausführungsform enthält die Maske 30 eine Öffnung 31, die die laterale Lage und Größe und damit auch die Form eines Feldführungsgebiets 28 festgelegt, das durch den Implantationsprozess 29 in dem Drain-Driftgebiet 8 erzeugt wird. Die Gebiete 32 und 28 besitzen somit ein annähernd gleiches Dotierprofil in einer

Tiefenrichtung T, die als die vertikale Richtung in Figur 3 zu verstehen ist. In der dargestellten Ausführungsform ist das gesamte vertikale Dotierstoffprofil auch durch das Gebiet 28E aufgrund der bereits zuvor eingebrachten Dotiermittel zur Erzeugung des Gebiets 28E bestimmt, während in anderen Ausführungsformen (nicht gezeigt) das Dotierstoffprofil des Gebiets 28 ausschließlich durch die Implantation 29 oder

ausschließlich durch die Implantation 25 aus Figur 2, d.h. in Form des Gebietes 28E, gebildet ist. Auch die Implantation 29 sowie die Erzeugung der Maske 30 erfolgen auf der Grundlage standardisierter Prozesstechnologien. Wie gezeigt, kann in anschaulichen Ausführungsformen auch eine Maskenöffnung 33 vorgesehen sein, wenn ein stark n- dotiertes Körperanschlussgebiet 20 ebenfalls während des standardmäßigen

Implantationsprozesses 29 erzeugt werden soll. Bei Bedarf kann eine entsprechende

Öffnung auch beim Implantationsprozess 25 aus Figur 2 vorgesehen werden, falls eine zumindest an der Oberfläche höhere Dotierstoffkonzentration gewünscht ist, wie dies für die Kombination der Gebiete 23 und 32 der Fall ist. Wenn also gleiche

Implantationsbedingungen für die Gebiete 20 und 28 angewendet werden, besitzen diese Gebiete nahezu identische Dotierstoffprofile in der Tiefenrichtung T.

Figur 4 zeigt das Halbleiterbauelement 90 in einer weiter fortgeschrittenen

Fertigungsphase, wobei der Einfachheit halber lediglich der Transistor 50P dargestellt ist. In der gezeigten Fertigungsphase sind ein stark dotiertes Sourcegebiet 18 und das dazu invers und stark dotierte Körperanschlussgebiet 20 vorgesehen, während ein stark dotiertes

Draingebiet 22 in dem p-dotierten Drain-Driftgebiet 8 ausgebildet ist. Ferner sind ein oder mehrere Feldführungsgebiete 28 bzw. 28A in einem Bereich des Driftgebiets 8 mit geeigneter lateraler Position, Größe und Form vorgesehen, um damit den gewünschten Potenziallinienverlauf in dem Driftgebiet 8 zu erreichen, wie dies auch zuvor erläutert ist. An der Oberfläche des stark dotierten Draingebiets 18, des stark dotierten

Körperanschlussgebiets 20, des stark dotierten Sourcegebiets 22 sowie, in der gezeigten Ausführungsform, des stark dotierten Feldführungsgebiets 28 sind entsprechende

Metallsilizidmaterialien 18S, 20S, 22S, 28 S ausgebildet. Ferner ist ein Metallsilizid 14S auch in der Gateelektrodenstruktur 14 vorhanden. Des Weiteren sind Oberflächenbereiche des Driftgebiets 8, auf weichen kein Metallsilizid entstehen soll, durch eine Silizid-

Blockiermaske 24 abgedeckt.

Das in Figur 4 gezeigte Halbleiterbauelement 90 kann auf der Grundlage standardmäßiger CMOS-Prozesse hergestellt werden, wobei insbesondere die stark dotierten Drain-und Sourcegebiet 18, 22 im Zusammenhang mit Implantationsprozess für p- Kleinsignaltransistoren erzeugt werden können, wie dies stellvertretend für beispielsweise für den n-Kanaltransistor 50K in Figuren 2, 3 gezeigt ist für die Erzeugung der Gebiete 28, 28A und 20, die invers dotiert sind zu den Drain- und Sourcegebieten 22, 18. D.h., die Gebiete 18 und 22 werden unter Abdeckung der restlichen Oberfläche des Gebiets 8 durch standardmäßige Implantationsprozesse für p-Kanaltransistoren hergestellt, während andererseits das oder die stark dotierten Feldführungsgebiete 28 bzw. 28A und auch das stark dotierte Körperanschlussgebiet 20 während eines oder mehrerer entsprechender Implantationsprozesse erzeugt werden, in welchem die stark dotierten Drain- und

Sourcegebiete von n-Kanaltransistoren hergestellt werden . In Ausführungsformen, in denen die Gebiete 20 und 28 bzw. 28A unter gleichen Prozessbedingungen hergestellt wurden, besitzen diese Gebiete auch nahezu identische Dotierstoffprofile in der

Tiefenrichtung, d.h. in Figur 4 der vertikalen Richtung. Nach der Erzeugung der jeweiligen Dotierstoffprofile werden geeignete Ausheizverfahren ausgeführt, um die endgültige laterale und vertikale Profilierung dieser dotierten Gebiete einzustellen. Daraufhin kann die

Silizid-Blockiermaske 24 durch standardmäßige Abscheidetechniken, Lithographieprozesse und Strukturierungstechniken hergestellt werden. Dazu eignen sich Materialien wie Siliziumdioxid, Siliziumnitrid und dergleichen. Daraufhin wird Metallsilizid hergestellt, indem etwa ein geeignetes hochschmelzendes Metall aufgebracht und mit dem Silizium in den freiliegenden Halbleiteroberflächen zur Reaktion gebracht wird. Nach dem Entfernen von überschüssigem Metall entsteht die in Figur 4 gezeigte Struktur.

Figur 5 zeigt schematisch das Halbleiterbauelement 90, wobei ein Transistor 50N vorgesehen ist, der zusätzlich oder alternativ zu dem Transistor 50P (siehe Figuren 2-4) hergestellt wird. Der Transistor 50 ein ist ein n-Kanaltransistor und ist damit ein zu dem

Transistor 50P komplementärer Transistor. In diesem Falle ist das Driftgebiet 8 ein n- dotiertes Gebiet, während das Körpergebiet 4 ein p-dotiertes Gebiet ist. Analog sind die stark dotierten Drain-und Sourcegebiete 18, 22 stark n-dotierte Gebiete, während das Körperanschlussgebiet 20 ein stark p-dotiertes Gebiet ist. Entsprechend ist das stark dotierte Feldführungsgebiet 28 ein p-dotiertes Gebiet.

Der Transistor 50N kann ebenfalls auf der Grundlage standardmäßige CMOS-Prozesse hergestellt werden, wobei bei der Implantation von Drain-und Sourcegebieten und/oder Erweiterungsgebieten von Kleinleistungstransistoren mit p-Leitung das eine oder die mehreren Gebiete 28, teilweise oder auch vollständig zusammen mit dem Gebiet 20 erzeugt werden. Es können ähnliche Prozesse angewendet werden, wie sie zuvor für den Transistor 50P erläutert sind, wobei jedoch die Dotierarten, die während der jeweiligen Implantationsprozesse eingebracht werden entsprechend zu vertauschen sind. Die in Fig. 2 bis 4 einerseits und Fig. 5 andererseits gezeigten LDMOS-Transistoren 50P, 50N sind vom Aufbau her ähnlich, unterscheiden sich untereinander aber in der Art des

Leitfähigkeitstyps und darin, dass das beim pLDMOS 50P die Driftstrecke bildende

Implantationsgebiet 8 unter dem Gate 14 endet. Beim nLDMOS 50N besteht die

Driftstrecke aus dem entsprechenden Teil der n-Wanne 8 und das Körpergebiet 4 ist als Wanne in dem Driftgebiet 8 ausgebildet. Beide LDMOS-Transistoren besitzen Driftstrecken, die teilweise unter dem STI-Gebiet 12 verlaufen, wobei in einer bevorzugten

Ausführungsform an der dem Draingebiet 22 zugewandten STI-Kante 12A je ein

Feldführungsgebiet 28 angeordnet ist, so dass sich eine geeignete Feldführung in Richtung zur Oberfläche und zu dem Draingebiet 22 ergibt.

Durch Einsatz der gleichen Verfahren, d.h. auch gleiche Maskenebenen für die Transistoren 50K, 50P, 50N ergibt sich eine kostengünstige und zuverlässige Fertigung. In einem

Ausführungsbeispiel werden für die hochdotierten Gebiete 28, 28A ausschließlich die im Standard-CMOS Prozess vorhandenen Implantationsschritte für Source- und Draingebiet benutzt, so dass keine zusätzlichen Maskenschritte benötigt werden. Dabei gewährleisten die erfindungsgemäßen floatenden Gebiete 28, 28A eine geeignete Feldführung, also eine Zwangsführung der Potentiallinien (Bending) in der Umgebung des Draingebiets 22, ohne das RESURF-Gleichgewicht in der Tiefe zu stören oder elektrisch aufladbare Zonen zu bilden. Von besonderem Vorteil ist die Einstellbarkeit der Ziel-Geometrie und/oder der Ziel- Konzentration der erfindungsgemäßen floatenden Gebiete 28, 28A durch

Zusammenwirken von STI-Kante 12A und Implantationsmasken, z.B. die Masken 26 und 30.

Verzeichnis der Bezugszeichen (Auszug)

102 n-Schicht

104, 106 p-Schicht

108 n-dotierter Driftbereich (extended Drain)

110 p-dotiertes Gebiet (Bulk)

112 Grabenisolationsgebiet (STI)

114 Gate-Elektrode

116 Gate-Isolator

118 n+ -Source

120 p+ -Bulk-Anschluß bzw. Körpergebietsanschluß

122 n+ -Drain

124 dielektrische Isolierschicht (Silizid-Blocker)

150 n-LDMOS Transistor

4 Körpergebiet

8 p oder n-Driftgebiet

12 STI

14, 14K Gate

16, 16K Gate-Isolierschicht

18 Source 20 Bulk-Anschluß

22 Drain

23 Drain- und Sourceerweiterungsgebiet

24 Silizid-Blocker

25 Erweiterungsimplantation für flache Drain- und Sourceerweiterungsgebiete

(LDD Implantation)

26 Lackmaske

27 Maskenöffnung

27L laterale Abmessung der Maskenöffnung

28, 28A hochdotiertes Gebiet mit gegenüber Source und Drain

entgegengesetztem Leitungstyp

29 tiefe Drain- und Source-Implantation

30 Lackmaske Maskenöffnung

tiefe Drain- und Sourcegebiete

Maskenöffnung K Kleinsignaltransistor (Spannungsbereich <= 15V)

P p-Kanal-Leistungstransistor (Spannungsbereich über 15V)N n-Kanal-Leistungstransistor (Spannungsbereich über 15V)

Halbleiterbauelement