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Title:
MATRIX COLD CATHODE ELECTRON SOURCE APPARATUS
Document Type and Number:
WIPO Patent Application WO/2009/139122
Kind Code:
A1
Abstract:
A matrix cold cathode electron source apparatus comprises an emitter array (3b), in which a plurality of emitters are arranged, and a gate electrode (5) opposed to the emitter array (3b).  The gate electrode (5) has an emitter area gate electrode (5c) opposed to the emitter array (3b); a gate address electrode (5a) for connecting the emitter area gate electrode (5c) to a gate signal wire (8a); and a high-resistance area (5b) located between the gate address electrode (5a) and the emitter area gate electrode (5c).

Inventors:
YAMAMOTO MAKOTO
KOGA KEISUKE
Application Number:
PCT/JP2009/001911
Publication Date:
November 19, 2009
Filing Date:
April 27, 2009
Export Citation:
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Assignee:
PANASONIC CORP (JP)
YAMAMOTO MAKOTO
KOGA KEISUKE
International Classes:
H01J1/304; H01J29/04; H01J31/12
Foreign References:
JP2003203555A2003-07-18
JP2006120624A2006-05-11
JP2000149762A2000-05-30
JPH11102637A1999-04-13
JP2002299264A2002-10-11
JP2004241292A2004-08-26
JP2001236877A2001-08-31
Attorney, Agent or Firm:
HARADA, YOHEI (JP)
Yohei Harada (JP)
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Claims:
 エミッタアドレス電極の上に形成された電子を放出するためのエミッタが複数配列されたエミッタアレイと、前記エミッタアレイに対向するように配置されたゲート電極とから成るマトリックス型冷陰極電子源装置において、
 前記ゲート電極は、
 前記エミッタアレイに対向する位置に配置されたエミッタ領域ゲート電極と、
 前記エミッタ領域ゲート電極をゲート信号配線に接続するためのゲートアドレス電極と、
 前記ゲートアドレス電極と前記エミッタ領域ゲート電極との間に介装された高抵抗領域とを有する
マトリックス型冷陰極電子源装置。
 エミッタアドレス電極の上に形成され電子を放出するためのエミッタが複数配列されたエミッタアレイと、前記エミッタアレイに対向するように配置されたゲート電極とから成るマトリックス型冷陰極電子源装置において、
 前記ゲート電極は、
 前記エミッタアレイに対向する位置に配置されたエミッタ領域ゲート電極と、
 前記エミッタ領域ゲート電極をゲート信号配線に接続するためのゲートアドレス電極と、
 前記ゲートアドレス電極と前記エミッタ領域ゲート電極との間に介装された高抵抗領域とを有し、
 前記ゲート電極の上部に絶縁層を介してシールド電極を配置し、
 前記シールド電極を前記エミッタ領域ゲート電極に接続した
マトリックス型冷陰極電子源装置。
 前記シールド電極は、前記高抵抗領域を覆うように配置されている
請求項2に記載のマトリックス型冷陰極電子源装置。
 前記シールド電極が、前記ゲート電極と同一の材料で構成されている
請求項2に記載のマトリックス型冷陰極電子源装置。
 前記ゲート電極の前記高抵抗領域以外の領域は、N型の不純物を高濃度に導入したポリシリコン膜で形成されており、
 前記高抵抗領域は、不純物が導入されていないポリシリコン膜、または低濃度の不純物を導入したポリシリコン膜で形成されている
請求項1または請求項2に記載のマトリックス型冷陰極電子源装置。
 前記高抵抗領域の抵抗値が、50kω以上10Mω以下である
請求項1または請求項2に記載のマトリックス型冷陰極電子源装置。
Description:
マトリックス型冷陰極電子源装

 本発明は、冷陰極電子源素子を用いたマ リックス型電子源装置に関するものであり 特にマトリックス動作時の線欠陥を防止す ための冷陰極電子源素子の構造に関するも である。

 タングステンやモリブデンの様な高融点 属を突起状に形成し、真空中において、そ 先端部に外部より電界を印加することで、 属先端部に誘起された電子が外部に放出さ る。通常、この突起状の金属をエミッタと し、またこのエミッタから電子が放出され 現象を電界放出、或いは電界放射と称して る。

 この電界放出によって電子を外部に放出 る素子は、電界放出型電子源素子、或いは 陰極電子源素子と称され、近年様々な分野 利用されている。例えば、従来の熱フィラ ントに代わって電子顕微鏡用の電子源とし の用途や、電子源素子に対向して蛍光体膜 形成したアノード電極に引き込むことで蛍 体を発光させた蛍光表示管などである。

 通常、エミッタは微小な構造であること 多く、単独で用いると十分な電流量が確保 きないため、複数のエミッタを一つの群と て電流量を確保する。本明細書では、この ミッタの集合体を冷陰極電子源素子と称し いる。

 更に、冷陰極電子源素子をマトリックス に複数配列して冷陰極電子源アレイを構成 、対向する側に赤色-緑色-青色に対応した 光体を形成したアノード電極を配置し、電 放出された電子をアノード電極に引き出す とで前記蛍光体を光らせる電界放出型ディ プレイ(FED:Field Emission Display)が実用化され いる。一例として、図3に示したスピント型 ミッタを用いたFEDについて説明する。

 FEDは、カソード基板101とアノード基板111 対向配置された構成となっている。カソー 基板101の表面には、ストライプ状のエミッ アドレス信号配線102aが互いに平行に形成さ れ、エミッタアドレス信号配線102aを覆うよ にゲート絶縁膜103が形成されている。更に ート絶縁膜103の表面に、エミッタアドレス 号配線102aと直交するようにストライプ状の ート信号配線104aが形成されている。

 ゲート信号配線104a及びゲート絶縁膜103に は、エミッタアドレス信号配線102aと交差す 領域に複数の開口部が形成されており、そ 内部のエミッタアドレス信号配線102aの上に ミッタ102bが形成されている。この時のゲー ト信号配線104a表面の開口部がゲート電極104b なり、ゲート信号配線104aを通じてゲート電 極104bに電界を印加することで、エミッタ104b 端からの電子放出を生じさせることができ 。この複数のエミッタ104bとゲート電極104b 形成された領域が冷陰極電子源素子領域と る。

 一方、アノード基板111は、カソード基板1 01と対向する面の全面に、透明導電膜のアノ ド電極(図示せず)が形成されており、この ノード電極の上に、順番に赤、緑、青の蛍 体113R、113G、113Bがストライプ状に形成され いる。各々の蛍光体は、カソード基板101の に形成されたゲート信号配線と平行するよ に形成されている。

 マトリックス状に配列された複数の電子 素子からの電子放出を、映像回路に従って 次制御することにより、電圧を印加したア ード電極で受けることで蛍光体を光らせ、 望の映像を表示する映像表示素子が実現で る。

 同様の構成において、アノード電極の表 に光電変換膜を形成すれば、外部からの光 より誘起された正孔-電子対を、電子源素子 からの放出電子により読み取る撮像素子とし ても用いることができる。

 近年、FEDや撮像素子は高解像度化が進み より多くの画素数が要求されているが、LCD( Liquid Crystal Display)やPDP(Plasma Display Panel)と 様、欠陥に対する要求は厳しく、ライン状 欠陥が生じる線欠陥は、商品として全く価 が無く、少なくとも画素単位での欠陥であ 点欠陥に抑える必要がある。

 通常、マトリックス状に配置された電子 素子の構成は、個々の画素を各々直交する つの信号配線と接続し、そのクロス部に所 の電位を生じさせることで電子源素子を動 させる、所謂、単純マトリックス構成を行 。

 しかしながら、前記従来の構成では、単 マトリックス構成の場合、クロス部で配線 のショートが起こると、その配線全体に所 の電位が掛らなくなるため、その配線に接 する画素全てが動作せずに線欠陥を引き起 すという課題が生じる。この線欠陥を防止 るための一つとして、ショートした箇所に して流れ込む過剰な電流を制限することに り、信号配線の電圧降下を抑制するという 段がある。電子源素子におけるゲート電極 或いはエミッタへの過剰電流を抑制する手 としては、次のような技術が知られている( 例えば、特許文献1から特許文献4を参照)。

特開2000-149762号公報

特開平08-031305号公報

特開2000-215793号公報

特開平08-138530号公報

 しかしながら、前記従来の構成では、FED 撮像素子の高解像度化を進めると、画素数 増加するため、エミッタ数を増やさなけれ ならない。ところが、エミッタ数が増える 信号配線とエミッタとの間の電位勾配の不 一性が増加することや、エミッタ間での電 放出効率のばらつきが増加する。このよう 信号配線とエミッタとの間の電位勾配の不 一性やエミッタ間での電子放出効率のばら きがあると、特定のエミッタのみに電流が 中する。その結果、エミッタを劣化させ破 を引き起こし、ゲートエミッタ間のショー を誘発することにより、上述の線欠陥を引 起こすという課題を有している。

 本発明は、前記従来の課題を解決するも で、エミッタ数を増やした場合においても トリックス動作時の線欠陥を防止できるマ リックス型冷陰極電子源装置を提供するこ を目的とする。

 本発明のマトリックス型冷陰極電子源装 は、エミッタアドレス電極の上に形成され 子を放出するためのエミッタが複数配列さ たエミッタアレイと、前記エミッタアレイ 対向するように配置されたゲート電極とか 成るマトリックス型冷陰極電子源装置にお て、前記ゲート電極は、前記エミッタアレ に対向する位置に配置されたエミッタ領域 ート電極と、前記エミッタ領域ゲート電極 ゲート信号配線に接続するためのゲートア レス電極と、前記ゲートアドレス電極と前 エミッタ領域ゲート電極との間に介装され 高抵抗領域とを有することを特徴とする。

 また、本発明のマトリックス型冷陰極電 源装置は、エミッタアドレス電極の上に形 され電子を放出するためのエミッタが複数 列されたエミッタアレイと、前記エミッタ レイに対向するように配置されたゲート電 とから成るマトリックス型冷陰極電子源装 において、前記ゲート電極は、前記エミッ アレイに対向する位置に配置されたエミッ 領域ゲート電極と、前記エミッタ領域ゲー 電極をゲート信号配線に接続するためのゲ トアドレス電極と、前記ゲートアドレス電 と前記エミッタ領域ゲート電極との間に介 された高抵抗領域とを有し、前記ゲート電 の上部に絶縁層を介してシールド電極を配 し、前記シールド電極を前記エミッタ領域 ート電極に接続したことを特徴とする。

 好ましくは、前記シールド電極は、前記 抵抗領域を覆うように配置されている。ま 、前記シールド電極が、前記ゲート電極と 一の材料で構成されている。

 また、前記ゲート電極の前記高抵抗領域 外の領域は、N型の不純物を高濃度に導入し たポリシリコン膜で形成されており、前記高 抵抗領域は、不純物が導入されていないポリ シリコン膜、または低濃度の不純物を導入し たポリシリコン膜で形成されている。また、 前記高抵抗領域の抵抗値が、具体的には、50k ω以上10Mω以下である。

 本発明のマトリックス型冷陰極電子源装 によれば、ゲート電極とエミッタのショー に起因する線欠陥を確実に防止することが きる。

本発明の実施の形態1を説明する冷陰 電子源素子の構造を示した平面図 同実施の形態のA-AA断面の模式図 同実施の形態のB-BB断面の模式図 本発明の実施の形態2を説明する冷陰 電子源素子の構造を示した平面図 同実施の形態のA-AA断面の模式図 同実施の形態のB-BB断面の模式図 従来のFEDの構成を説明する模式図

 以下に、本発明のマトリックス型冷陰極 子源装置の実施の形態を図面とともに詳細 説明する。

  (実施の形態1)
 図1A,図1B,図1Cは、本発明の実施の形態1に係 冷陰極電子源装置を構成する一単位となる 陰極電子源素子の構造を示した平面図と断 模式図である。この実施の形態では、単結 P型シリコン基板を用いた基板1の上に冷陰 電子源素子を形成した。基板1の中央部にエ ッタアドレス電極3を形成し、その両側を挟 むように素子分離領域2を形成した。この実 の形態での素子分離領域2は、幅0.1μm~0.5μm、 深さ3μm~7μmの溝(トレンチ)に絶縁膜を埋め込 だ構造とし、エミッタアドレス電極3が形成 される領域と素子分離領域2とをトレンチを んで電気的に絶縁した。

 素子分離領域2を形成後、トレンチに囲ま れた内部の基板1の表面には、リンや砒素等 不純物を導入され、N型の導電層が形成され 。この素子分離領域2に挟まれたN型導電層 、エミッタアドレス電極3となる。

 エミッタアドレス電極3の表面には、電子 源であるエミッタ3aを形成し、これらのエミ タ3aを配列してマトリックスを構成する。 ミッタアドレス電極3と対向する位置には、 ート絶縁膜4を介してゲート電極5が配置さ ており、エミッタ3aと対向する位置のゲート 電極5には開口部5dが設けられている。但し、 ゲート電極5の開口部5d内とエミッタ3aの周囲 領域は、ゲート絶縁膜4が除去されている。

 ゲート電極5に所定の電位を印加するため のゲート信号配線8aは、エミッタアドレス電 3と直交するように形成した。このゲート信 号配線8aは、各々の電子源素子のゲート電極 相互に電気的に繋がらない様、ゲート電極 上に形成された層間絶縁膜6の上に形成され ており、コンタクトホール7aを介しゲート電 5と接続している。更に、導電性のパーティ クル等によるゲート電極5とゲート信号配線8a の電気的な短絡を防止するため、ゲート電極 5の開口部5d以外は絶縁性の保護膜9で被覆し 。

 この構造を持つ電子源素子をマトリック 状に配列することで、マトリックス型冷陰 電子源装置を実現することが出来る。

 ゲート電極5は、ゲート信号配線8aとの接 部であるゲートアドレス電極5aと、高抵抗 域としての高抵抗を持つ高抵抗ゲート電極5b と、エミッタ3aに対向した開口部5dを有する ミッタ領域ゲート電極5cに区分される。

 図示の通り、ゲートアドレス電極5aは、 抵抗ゲート電極5bを介してエミッタ領域ゲー ト電極5cに電気的に直列に接続されている。 ート信号配線8aの材料には、配線幅を細く ても抵抗値を低く抑えるため、AlやAg、Cuを 成分とした低抵抗金属また合金が望ましい またゲート電極5は、微細加工や抵抗値制御 容易性から、ポリシリコン膜で形成するの 良く、ゲートアドレス電極5aとエミッタ領 ゲート電極5cには、ポリシリコン膜に高濃度 のN型不純物を導入して低抵抗化すれば良い 一方、高抵抗ゲート電極5bの作製には、同じ ポリシリコン膜に不純物の導入を行わないか 、また不純物の導入量を微量にすることで、 電気的に高抵抗領域を実現することができる 。

 高抵領域の抵抗値として、本実施の形態 は50kω以上10Mω以下の条件を採用した。50kω 度の抵抗値は、一般に用いられる低濃度の オン注入プロセスを用いて容易に作製でき 。また、イオン注入を行わない場合のポリ リコン電極の抵抗は、10Mω程度であること 知られている。エミッション動作時に、ゲ トエミッタ間のショートが発生した場合、 ミッタ領域ゲート電極5cの電位は、高抵抗ゲ ート電極5bを介してエミッタアドレス電極3の 電位に落ちることになる。この際、ゲートア ドレス電極5aとエミッタ領域ゲート電極5cの 抗値は通常数オーム程度に低く設計されて るため、ショート電流による電位降下成分 ほとんどが高抵抗ゲート電極5b部にかかるこ とになり、ゲートアドレス電極5aとエミッタ 域ゲート電極5cの電位はそのまま維持でき ことになる。

 このように、本発明の構成では、エミッ 領域ゲート電極5cとゲート信号配線8aとの間 に、高抵抗領域である高抵抗ゲート電極5bが けられているので、ゲートとエミッタとの が短絡しても、ゲート信号配線の電圧降下 避けることが出来る。このため、ゲート信 配線8aに接続されている他の電子源素子に 圧降下の影響を及ぼさないので、線欠陥を 止することができる。

 また本実施の形態では、エミッタ領域ゲ ト電極5cのゲート電極は低抵抗のポリシリ ン膜で形成されているため、エミッタ領域 ート電極5cに電圧が印加された際の電界分布 は極めて均一となる。従って、エミッタ3aの 状に大きなばらつきがなければ、個々のエ ッタに対する電界強度は極めて均一であり 特定のエミッタに負荷が加わらず信頼性の い電子源素子が実現する。

 高抵抗ゲート電極5bの抵抗は、必要とさ る電子源素子の放出電流量や電子源素子の 列数、また信号を供給するドライバーの駆 能力等により、公知の手法により、適宜、 めることが出来る。また、高抵抗ゲート電 5bの抵抗値制御には、公知の手法、例えば半 導体プロセスで用いられているイオン注入ま た熱処理技術を用いれば良い。

  (実施の形態2)
 図2A,図2B,図2Cは、本発明の実施の形態2に係 冷陰極電子源装置を構成する冷陰極電子源 子の構造を示した平面図及び断面模式図で る。図中、実施の形態1と同一の部位は、同 一の符号を用いている。実施の形態1と異な 点は、高抵抗ゲート電極5bの上に、層間絶縁 膜6を介してシールド電極8bが形成されている 点である。

 シールド電極8bは、図2に示すようにコン クトホール7bを介してゲート電極のエミッ 領域ゲート電極5cに電気的に接続されている 。また、このシールド電極8bの形状は、高抵 ゲート電極5bを覆うように配置されている さらに、シールド電極8bを形成する材料は、 ゲート信号配線8aを形成する材料と同一のも で良い。そのため、シールド電極8bは、ゲ ト信号配線8aの形成時に同時に形成すること が出来る。このシールド電極8bを高抵抗ゲー 電極5bに配置することにより、次のような 果が生じる。

 第一に、高抵抗ゲート電極5bの上の電荷 蓄積を防止し、駆動時の高抵抗ゲート電極5b の電位変動を抑制出来るので、エミッション 電流の安定性と信頼性を向上させることが出 来る。以下にそのメカニズムを詳細に説明す る。

 通常、エミッタ3aより電界放出された電 は、大半が対向するアノード面に向かって 翔する。しかしながら、放出された電子の %程度は、アノード面に到達し切れずに再び 子源素子側に戻ってくる。これら戻ってき 電子の一部は、電子源素子の層間絶縁膜6の 表面に付着し、層間絶縁膜6を帯電させる。 抵抗ゲート電極5bは、ポリシリコン膜で形成 されているため、層間絶縁膜6が帯電すると 抵抗ゲート電極5bの電位が影響を受け変化す る。層間絶縁膜6の帯電量は、エミッタ3aの放 出する電子量や時間によって様々変化するた め、高抵抗ゲート電極5bの電位もそれに合わ て不規則に変動してしまう。

 その結果、エミッタ領域ゲート電極5cの 位も不安定になり、結果的にエミッタ3aのエ ミッションが不安定になる。本実施の形態で は、高抵抗ゲート電極5bの上部の層間絶縁膜6 の上にシールド電極8bを形成し、このシール 電極8bをゲート電極のエミッタ領域ゲート 極5cと電気的に接続した構成を有しているた め、この現象を防止することが出来る。すな わち、層間絶縁膜6の上の電荷の蓄積はシー ド電極8bによって除去されるため、高抵抗ゲ ート電極5bの電位が変動することは無くなり 安定なエミッションが確保できる。

 第二に、このシールド電極8bを形成する とにより、高抵抗ゲート電極5bの実効的な抵 抗値を上げるという効果がある。ゲート電極 5のエミッタ領域ゲート電極5cには、ゲート信 号配線8aを通して所定の電圧が印加される。 の時、シールド電極8bにもエミッタ領域ゲ ト電極5cの電位が印加される事になる。この 時、不純物濃度が非常に低いポリシリコン膜 で形成された高抵抗ゲート電極5bと、ゲート ドレス電極5a、エミッタ領域ゲート電極5c、 及び層間絶縁膜6、シールド電極8bは、あたか もMOSトランジスタのような構成をなし、高抵 抗ゲート電極5bが反転する。

 その結果、直列抵抗としてみた場合の高 抗ゲート電極5bはより高抵抗となり、電流 制能力が向上することになる。現実的なデ イスサイズや不純物濃度を変化させて得た ミュレーションの結果から、この電流抑制 果を抵抗値に換算すると、2倍から100倍程度 効果のあることが明らかとなった。この第 の効果は、ゲート電極5の高抵抗ゲート電極 5bが半導体材料で形成されていることにより 現する効果である。従って、ゲート電極5の 材料として半導体としての特性を有する材料 であれば、本発明の要件を満たすことができ る。

 本発明は、本電子源装置に対向して、RGB 応した蛍光体膜を配置したアノード板を配 すればFEDとしての機能を発現させることが きる。またアノード板として光電変換膜を 置すれば、撮像素子として用いることが可 である。




 
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