【발명의 명칭】

폴리실리콘 막의 형성방법

【기술분야】

본 발명은 폴리실리콘 막을 형성하는 방법으로서， 더욱 상세하게는 전 처리 공정을 포함하는 폴리실리콘 막의 형성 방법에 관한 것이다.

【배경기술】

폴리실리콘 막의 형성 방법 중 한가지는， 우선 하지 (base) 상에 비정질 실리콘 막을 포함하는 막을 형성하기 위해, 가열한 하지 (또는 실리콘 산화막) 표면에 실란계 가스를 공급하여， 실란계 가스를 열분해시킴으로써, 하지 표면 상에 비정질 실리콘 막을 형성할 수 있다.

이후 열처리 (anneal)를 통해서 폴리 실리콘 막을 형성하는 과정을 거친 다. 그러나 열처리 공정에서 실리콘 천이 (silicon migration)가 일어나게 되어 실리콘 웅집 현상 (silicon algglo eration)이 일어난다. 이 과정에서 표면의 두 께가 균일하지 못하게 되어 거칠기가 증가하는 문제가 있다.

【발명의 상세한 설명】

【기술적 과제】

본 발명의 목적은 비정질 실리콘 막올 열처리하는 경우에 발생하는 실 리콘의 천이를 방지할 수 있는 폴리실리콘 막의 형성방법을 제공하는 데 있다. 본 발명의 다른 목적은 실리콘 막의 표면 거칠기의 정밀도를 개선할 수 있는 폴리실리콘 막의 형성방법을 제공하는 데 있다.

본 발명의 또 다른 목적들은 다음의 상세한 설명과 도면으로부터 보다 명확해질 것이다.

【기술적 해결방법】

본 발명의 일 실시예에 의하면, 폴리실리콘 막 형성 방법은， 하지 (base) 상에 증착된 비정질 실리콘 막을 열처리하여 폴리 실리콘 막을 만드는 공정에 있어서, 열처리 전 N, C, 0， B 중 어느 하나 이상의 원소가 포함된 전처리 가 스를 흘리는 전처리 공정을 포함한다.

상기 전처리 가스는 N ₂ 0, C ₂ H _4> NH ₃ , B ₂ H ₆ 중 어느 하나 이상일 수 있 다.

상기 전처리 가스는 4000 내지 6000SCCM으로 50 내지 70 초간 공급 될 수 있다.

상기 전처리 공정은 500 내지 750 ^° C , 20 내지 300torr에서 이루어질 수 있다.

상기 비정질 실리콘 막의 두께는 100A이하일 수 있다. 상기 열처리는 800 내지 95CTC에서 10 내지 100초 동안 이루어질 수 있다.

상기 열처리는 1 내지 lOtorr에서 이루어질 수 있다.

상기 실리콘 막 형성 방법은 반도체 장치의 성막 프로세스에 이용될 수 있다.

【유리한 효과】

본 발명은 비정질 실리콘 막을 열처리하기 이전에 전처리하는 공정을 제공하므로써， 열처리 과정에서 일어나는 실리콘 천이를 방지할 수 있다. 또한， 실리콘 천이를 방지하므로써 실리콘 웅집 현상을 방지할 수 있다. 그리고, 열처 리 공정을 통하여 폴리 실리콘 막을 형성하는데 있어서 폴리 실리콘 막의 표면 거칠기에 효과가 있다.

【도면의 간단한 설명】

도 1은 하지 (base)층을 나타내는 도면이다.

도 2는 하지층에 비정질 실리콘이 성막된 것을 나타내는 도면이다. 도 3은 폴리 실리콘 막이 형성된 것을 나타내는 도면이다.

도 4는 비정질 실리콘 막의 두께에 따른 열처리 전후의 실리콘 막의 두 께를 나타낸 그래프를 나타내는 도면이다.

도 5는 통상적인 열처리 공정 전후의 압력과 시간에 따른 실리콘 막의 두께 변화를 나타내는 도면이다.

도 6은 본 발땅의 일실시예에 따론 전처리 공정을 변화시킨 경우에 열 처리 (anneal) 전 (As-Dep)후 (Anneal)의 표면 두께 (Thickness) 변화를 비교한 그래프를 나타낸 도면이다.

도 7은 본 발명의 일실시예에 따른 전처리하지 않은 경우 압력을 변화 시켰을 경우, 전처리한 경우， 두께를 변화시킨 경우에 열처리 후 표면 거칠기 (Roughness)의 변화를 나타낸 그래프를 나타낸 도면이다.

도 8은 전처리를 하지않고 50 Torr에서 열처리 전 (a)후 (b)의 TEM 사 진을 나타낸 도면이다.

도 9는 전처리를 하지않고 100 Torr에서 열처리 전 (a)후 (b)의 TEM 사 진을 나타낸 도면이다.

도 10은 전처리를 하지않고 150 Torr에서 열처리 전 (a)후 (b)의 TEM 사진을 나

타낸 도면이다.

도 11은 100A 두께의 비정질 실리콘 막을 전처리를 하지 않고 열처리 한 전 (a)후 (b)의 TEM 사진을 나타낸 도면이다.

도 12는 헬륨 (He)으로 전처리 한 열처리 전 (a)후 (b)의 TEM 사진을 나 타낸 도면이다.

도 13은 본 발명의 일실시예에 따른 암모니아 (NH3)로 전처리 한 열처 리 전 (a)후 (b)의 TEM 사진을 나타낸 도면이다.

도 14는 표 1의 비교예 1의 TEM사진을 나타낸 도면이다.

도 15는 표 1의 실시예 1의 TEM사진을 나타낸 도면이다.

도 16은 표 1의 실시예 2의 TEM사진을 나타낸 도면이다.

도 17은 표 1의 비교예 2의 TEM사진을 나타낸 도면이다.

도 18은 표 1의 실시예 3의 TEM사진을 나타낸 도면이다.

도 19는 표 1의 비교예 3의 TEM사진을 나타낸 도면이다.

도 20은 표 1의 비교예 4의 TEM사진을 나타낸 도면이다.

도 21은 각 처리에 따른 표면 거칠기 (RMS)를 나타낸 그래프를 나타낸 도면이다.

도 22는 본 발명의 일실시예에 따른 열처리 전 디보란 (B ₂ H ₆ ) 전처리 된 실리콘 막의 TEM 사진을 나타낸 도면이다.

도 23은 본 발명의 일실시예에 따른 열처리 후 디보란 (B ₂ H ₆ ) 전처리 된 실리콘 막의 TEM 사진을 나타낸 도면이다.

【발명의 실시를 위한 최선의 형태】

이하， 본 발명의 바람직한 실시예들은 첨부된 도면을 참고하여 더욱 상 세히 설명한다. 본 발명의 실시예들은 여러 가지 형태로 변형될 수 있으며， 본 발명의 범위가 아래에서 설명하는 실시예들에 한정되는 것으로 해석되어서는 안된다. 본 실시예들은 당해 발명이 속하는 기술분야에서 통상의 지식올 가진 자에게 발명을 더욱 상세하게 설명하기 위해서 제공되는 것이다. 따라서 도 면에 나타난 각 요소의 형상은 분명한 설명을 강조하기 위하여 과장될 수 있 다. 한편， 실시예에서 설명하는 반도체 제조 공정 외에 다양한 상태의 실리콘 막 등에 대하여도 웅용될 수 있음은 당업자로서 당연하다. 반도체 제조 공정에서 비정질 실리콘 막을 형성한 후에 열처리를 하여 결정화를 통해 폴리 실리콘 막을 형성하는 과정을 거친다. 도 1 내지 도 3은 실리콘 막을 포함하는 막을 성막하는 과정을 나타내는 단면도들이다. 먼저 도 1에 나타난 바와 같이, 하지 (base)(10)는 실리콘 산화막 내지 실리콘 질화막 등으로 이루어질 수 있다. 이와 같은 하지 (10)에 도 2에 나 타난 바와 같이 비정질 실리콘 막 (20)을 성막하게 된다. 비정질 실리콘 막 (20) 은 20 내지 200 torr에서 이루어질 수 있으며， 실란계 가스 또는 아미노실란계 가스와 같은 실리콘 전구체 가스가 10 내지 200 sccm 공급될 수 있다. 비정질 실리콘 막 (20)을 열처리 (anneal)하게 되면 도 3에 나타난 바와 같이 폴리 실리콘 막 (50)을 형성하게 된다. 열처리는 8Q0 내지 95CTC에서 10 내지 100초 동안 이루어질 수 있으며， 바람직하게는 90CTC에서 30초 동안 이 루어질 수 있다. 또한， 열처리가 이루어지는 챔버 내부의 공정압력은 1 내지 lOTorr 일 수 있다. 도 4는 위와 같은 공정의 비정질 실리콘 막의 두께에 따른 열처리 전후 의 실리콘 막의 두께를 나타낸 그래프이다. 비정질 실리콘 막의 두께가 30A, 50A, 100A인 경우를 검토하면 열처리 (Anneal) 후에 실리콘 막의 두께가 감 소한 것을 확인할 수 있다.

이는 얇은 막형태의 경우에 실리콘 원소가 열처리 과정에서 이동하여 불균일하게 분포하게 된 결과로 보여진다. 열처리를 하게 되면 비정질 실리콘 의 경우 실리콘 천이 (silicon migration)가 일어나게 된다. 실리콘 천이가 일어 나는 경우 표면의 실리콘이 뭉치는 현상 (Silicon algglomeration)이 일어나게 되고 이에 따라서 표면이 균일하지 못하게 되어 두께가 얇아지는 문제가 있다. 실리콘 천이는 비정질 실리콘 막 (20) 내의 실리콘 원자가 주변의 실리콘 원자 와 결합하여 발생하는 것으로 판단되며， 열처리를 통해 제공된 에너지를 이용 하여 실리콘 원자가 서로 결합하는 것으로 보인다. 이를 방지하기 위하여 비정질 실리콘 막이 형성된 후 열처리 공정을 하 기 전에 전처리 공정이 이루어질 수 있다. 전처리 공정은 열처리 전 질소 (N), 탄소 (C), 산소 (0)ᅳ 붕소 (B) 중 어느 하나 이상의 원소가 포함된 전처리 가스를 흘리는 방법으로 이루어질 수 있다. 바람직하게는 아산화질소 (N ₂ 0), 에틸렌 (C ₂ H ₄ )ᅳ 암모니아 (NH ₃ ), 디보란 (B ₂ H ₆ ) 증 어느 하나 이상의 전처리 가스를 비 정질 실리콘 막에 흘리는 방법으로 이루어질 수 있다. 전처리 가스를 홀리는 데 있어서 전처리 가스를 5000SCCM으로 60 초 간 흘리는 것이 바람직한 방법이 될 수 있다. SCCM(Standard Cubic centimeter per minutes)단위는 표준조건에서 1분당 lcc(cm ³ ) 흐르는 유량단 위를 의미한다. 전처리. 가스의 농도가 너무 낮을 경우에 비정질 실리콘 막의 실리콘과 전처리 가스의 원소 간의 결합이 이루어지지 않을 수 있다. 또한, 전 처리 가스를 흘리는 시간을 짧게 하는 경우 전처리 가스층이 비정질 실리콘 막 을 충분히 덮지않아 전처리 가스의 원소와 실리콘 막의 실리콘 원소와의 결합 이 불균일하게 형성될 수 있다. 따라서 전처리 가스 공정은 전처리 가스를

4000 내지 5000SCCM으로 50 내지 70초간, 바람직하게는 5000SCCM으로 60 초간 홀리는 것이 바람직하다.

또한， 전처리 가스의 원소와 실리콘 막의 실리콘과 효율적으로 결합하 기 위하여 전처리 공정은 500 내지 700 ^° C , 20 내지 300torr에서 이루어질 수 있으며， 바람직하게는 500 ^° C , lOOtorr에서 이루어질 수 있다. 전처리 과정을 거치는 경우 전처리가스가 열분해되어 전처리 가스의 원 소 (N,C,0,B 중 하나)와 실리콘 원소가 결합하게 된다. 따라서, 결합한 후 열처 리가 가해지면 실리콘끼리의 결합으로 인한 실리콘 천이 현상을 방지할 수 있 으며， 실리콘 천이가 방지되는 경우에 표면이 고르게 분포할 수 있어 표면 거 칠기를 개선하는 효과가 있다. 도 5는 통상적인 열처리 공정 전후의 압력 (a)과 시간 (b)에 따른 실리콘 막의 두께 변화를 나타내는 도면이다. 도 5에서 나타난 바와 같이， 전처리 공정 을 거치지 못하고 열처리가 이루어지는 경우 압력과 시간에 따라 미세한 차이 가 있으나 약 5배 이상 두께가 감소하는 것을 확인할 수 있다. 도 6은 전처리 공정을 변화시킨 경우에 열처리 전 (As-Dep)후 (Anneal)의 표면 두께 (Thickness) 변화를 비교한 그래프이다. 도 6에서는 각각 lOOTorr에 서 30sec간 열처리를 하는 경우에 있어서, 전처리를 하지 않은 경우 (Ref), 헬 륨으로 전처리한 경우 (He), 암모니아 (NH3)로 전처리한 경우 (N TRT), 에틸렌 (C ₂ H ₄ )으로 전처리한 경우 (C TRT), 아산화질소 (N2O)로 전처리한 경우 (0 TRT)에 실리콘 막의 두께 변화를 나타내고 있다.

도 6에 나타난 바와 같이 전처리를 하자 않은 상태 (Ref)에서는 두께가 50A에서 10A 이하까지 떨어진 것을 볼 수 있다. 이는 실리콘 천이로 인하여 특정 부분에 실리콘이 뭉치는 현상이 일어나면서 특정 부분의 두께가 감소하기 때문에 일어나는 현상으로 보인다. 이러한 현상은 전처리 가스로 헬륨 (He)를 사용하였을 때도 동일하다. 비활성 기체인 헬륨으로 전처리하는 경우에 헬륨의 반웅성이 작아 비정질 실리콘 막과 반웅이 거의 없기 때문에 전처리를 하지않 은 경우와 유사한 현상을 나타낸다고 볼 수 있다.

이에 반하여， 암모니아로 전처리 한경우는 열처리 후에도 두께의 변화 가 거의 없는 것을 알 수 있다. 이는 비정질 실리콘 막에 암모니아 가스가 결 합하여 실리콘 간의 결합을 방해함으로써 실리콘 천이를 방지하기 때문으로 판 단된다. 이는 에틸렌으로 처리한 경우와 아산화질소의 경우에도 유사하다. 에틸 렌으로 전처리한 경우에도 열처리 전 약 50A에서 열처리 후 약 35A으로 전 처리하지않은 경우보다 두께 감소가 적었다. 또한 아실산질소로 전처리 한 경 우에도 열처리 후 10A이상의 두께를 유지하고 있음을 볼 수 있다. 도 7은 비정질 실리콘 막의 두께가 50A이고 전처리하지 않은 경우 압 력을 변화시켰을 경우， 비정질 실리콘 막의 두께가 50 A이고 압력이 100 torr 일 때 암모니아 가스로 전처리한 경우， 압력이 100 torr일 때 비정질 실리콘 막의 두께가 100A인 경우에 열처리 후 표면 거칠기 (Roughness)의 변화를 나 타낸 그래프이다.

도 7에 나타난 바와 같이， 전처리를 하지 않은 경우인 압력이 50Torr(50 T)인 경우에 거칠기는 0.28에서 11.75로 약 41.96배 증가한 것을 볼 수 있다. 마찬가지로 압력이 100Torr(100 T)인 경우와 150Torr(150 T)인 경우에 각각 거칠기가 열처리하기 전에 비하여 25.60배， 33.30배 증가한 것을 볼 수 있다. 이는 실리콘 천이로 인하여 표면에서 실리콘의 웅집이 일어나고， 이에 따라 표면이 불균일하게 되면서 발생한 결과로 보여진다. 이와 유사하게 비활성 기체인 헬륨으로 전처리한 경우 (He)에 비정질 실리콘 막과 전처리 가스 인 헬륨이 결합하지않아 열처리 공정에서 일어나는 실리콘 천이를 방지하는 효 과가 미비하여 거칠기가 크게 상승하는 것을 볼 수 있다.

이에 반하여 암모니아로 전처리한 경우 (NH TRT)에는 표면의 거칠기가 열처리 전후에 0.34로 동일한 것을 불 수 있다. 이는 상기에 나타낸 바와 같이 비정질 실리콘 막의 실리콘 원소와 전처리 가스인 암모니아의 질소 원소가 결 합하면서 실리콘 원자 간의 결합을 방지하여 실리콘 천이를 통해 거칠어지는 현상을 방지하기 때문으로 판단된다. 도 8은 전처리를 하지않고 50 Torr에서 열처리 전 (a)후 (b)의 TEM 사진 이며， 도 9는 전처리를 하지않고 100 Torr에서 열처리 전 (a)후 (b)의 TEM 사 진， 도 10은 전처리를 하지않고 150 Torr에서 열처리 전 (a)후 (b)의 TEM 사진 이다. 도 8 내지 도 10을 검토하면 전처리를 하지않은 경우에 열처리 후 모두 큰 불균일 현상 (100)이 나타난 것을 볼 수 있다. 도 11은 100A 두께의 비정질 실리콘 막을 전처리를 하지 않고 열처리 한 전 (a)후 (b)의 TEM 사진이며， 도 12는 헬륨 (He)으로 전처리 한 열처리 전 (a) 후 (b)의 TEM 사진이고， 도 13은 암모니아 (NH3)로 전처리 한 열처리 전 (a)후 (b)의 TEM 사진이다. 도 11의 경우에 전처리가 이루어지지 않았고 100A으로 두께가 상대적 으로 얇아 열처리 후 (b)에 불균일 현상 (100)이 크고 많이 나타나는 것을 볼 수 있다. 이는 두께가 얇은 경우에 열처리 시 실리콘 천이가 일어나기 쉽기 때문 으로 검토된다.

도 12의 경우에는 상기에서 나타낸 것과 같이 비활성 기체인 헬륨으로는 헬륨원소와 비정질 실리콘 막의 실리콘과의 결합이 원활하지 않아 전처리가 효 율적으로 일어나지 않은 것으로 보인다. 이에 따라 실리콘 원소간의 결합을 방 지하지 못하여 실리콘 천이가 일어나 실리콘이 웅집되기 때문에 불균일 현상 (100)이 발생되는 것으로 보인다.

도 13의 경우에는 암모니아 처리를 함으로써 전처리 가스인 암모니아의 질소 원소와 실리콘 원소가 결합하여 열처리 과정에서의 실리콘 천이를 방지하 여 표면의 결함이 나타나지 않은 것을 확인할 수 있다.

【표 11

도 14는 표 1의 비교예 1， 도 15는 표 1의 실시예 1， 도 16은 표 1의 실시예 2， 도 17은 표 1의 비교예 2， 도 18은 표 1의 실시예 3， 도 19는 표 1의 비교예 3, 도 20 은 표 1의 비교예 4의 TEM사진을 나타낸 도면이다.

도 14 내지 도 18에 나타난 바와 같이, 비교예 1,2 및 실시예 1 내지 3을 검토하면 TEM 사진에서 실리콘 웅집 현상이 거의 나타나지 않은 것을 볼 수 있다.

비교예 과 비교예 2의 경우에는 열처리 공정이 생략되어서 실리콘 웅집 현상이 거의 일어나지 않았다. 도 14 및 도 17에 나타난 바와 같이 실리콘 막의 두께는 거의 일정한 것을 볼 수 있다.

도 19 및 도 20에 나타난 바와 같이， 비교예 3 및 비교예 4의 경우에 TEM 사진을 검토하면 두께가 불균일한 실리콘 웅집 현상이 나타난 것을 볼 수 있 다. 실시예 2와 비교하면 이는 암모니아 (NH ₃ )의 전처리가 생략되어 나타난 현상 임을 확인할 수 있다. 도 21은 각 처리에 따른 표면 거칠기 (RMS)를 나타낸 그래프이다. 도 21 은 각각 전처리와 열처리 (anneal)를 하지 않은 경우 (Ref), 포스핀 (PH ₃ ) 전처리 후 열처리하지 않은 경우 (PH3), 포스핀 전처리 후 열처리 한 경우 (PH3+' Anneal), 디보란 (B ₂ H ₆ ) 전처리 후 열처리하지 않은 경우 (B2H6), 디보란 전처 리 후 열처리 한 경우 (B2H6+ Anneal)에서의 AFM 거칠기 (Roughness) 분석 결과를 나타내고 있다: 각각 Under layer thermal oxide 1000A조건에서 실 리콘 증착 조건별 열처리 유무로 실리콘 표면 거칠기 평가를 하였다.

도 21에 나타난 바와 같이， 열처리를 하지 않은 경우의 거칠기는 거의 유사한 것을 확인할 수 있다. 그러나 열처리를 하는 경우 안정한 포스핀으로 전처리한 경우에는 0.329에서 9.805로 약 30배가량 거칠기가 증가한 것을 볼 수 있다. 이에 반하여 디보란으로 전처리를 하는 경우 열처리를 한 후 ᅵᅵ도 거 칠기가 증가하지 않는 것을 확인할 수 있다. 이는 디보란으로 전처리시 열처라 전의 비정질 실리콘 막의 실리콘 원소와 디보란의 붕소 원소가 결합하여 열처 리 공정에서의 실리콘 천이를 방지하기 때문일 수 있다. 실리콘과 디보란의 붕 소 원소가 결합하는 경우 실리콘끼리의 결합을 방지하여 실리콘 응집을 방지하 게 된다.

도 22는 열처리 전 디보란 (B ₂ H ₆ ) 전처리 된 실리콘 막의 TEM ^진이 며， 도 23은 열처리 후 디보란 (B2H ₆ ) 전처리 된 실리콘 막의 TEM 사진아다. 도 22와 도 23을 비교하여 검토한 바와 갈이， 디보란으로 전처리 공정을 거치는 경우에 열처리를 하여도 두께가 거의 일정한 것으로 보아 실리콘 웅집 현상이 일어나지 않은 것을 볼 수 있다. 지금까지는 본 발명의 특정한 실시예를 중심으로 설명하였으나, 본 발 명의 특허청구범위에 기재된 기술사상을 벗어나지 않는 범위 내에서 다양한 수 정 및 변형이 이루어질 수 있음은 명백하다. 따라서 본 발명의 상세한 설명 및 첨부된 도면은 본 발명의 기술사상을 한정하는 것이 아니라 단지 예시한 것으 로 해석되어야 한다.

【산업상 이용가능성】

본 발명은 다양한 형태의 반도체 제조설비 및 제조방법에 응용될 수 있 다.