Als eine Speicherzelle einer Speicherzellenanordnung wird derzeit meist eine sogenannte Ein-Transistor-Speicherzelle eingesetzt. Eine solche Speicherzelle umfaßt einen Transistor und einen Kondensator, auf dem die Information in Form einer Ladung gespeichert ist. Durch Ansteuerung des Transistors über eine Wortleitung kann die Ladung auf dem Kondensator über eine Bitleitung ausgelesen werden. Da die Ladung des Kondensators die Bitleitung treibt und ein durch die Ladung erzeugtes Signal trotz Hintergrundrauschen erkennbar bleiben soll, muß der Kondensator eine Mindestkapazität aufweisen.

Diese Anforderung an den Kondensator stellt ein Hindernis bei der Erhöhung der Packungsdichte der Speicherzellenanordnung dar, da der Kondensator nicht beliebig verkleinert werden kann.

Dieses Problem wird in einer alternativen Speicherzellenanordnung, in der als Speicherzellen sogenannte Gainzellen, d. h. selbstverstärkende dynamische Speicherzellen, eingesetzt werden, umgangen. Auch hier ist die Information in Form einer elektrischen Ladung gespeichert. Die elektrische Ladung muß jedoch nicht direkt eine Bitleitung treiben, sondern wird auf einer Gateelektrode eines Speichertransistors gespeichert und dient nur zu dessen Steuerung, wozu schon eine sehr kleine Menge an elektrischer Ladung ausreicht.

In der Europäischen Patentschrift EP 537203 wird eine Speicherzellenanordnung beschrieben, bei der eine

Speicherzelle eine selbstverstärkende dynamische Speicherzelle ist, die einen Auswahltransistor, einen Speichertransistor und einen Schottkyübergang umfaßt. Eine Gateelektrode des Auswahltransistors ist mit einer Wortleitung verbunden. Der Auswahltransistor und der Speichertransistor sind in Reihe und zwischen eine Bitleitung und einen Spannungsanschluß, an dem eine Betriebsspannung anliegt, geschaltet. Der Schottkyübergang ist zwischen die Gateelektrode des Speichertransistors und ein Source/Drain- Gebiet des Auswahltransistors geschaltet. Zum Schreiben von Information auf eine Speicherzelle wird der zugehörige Auswahltransistor über die zugehörige Wortleitung angesteuert. Die Bitleitung wird abhängig von der Art der Information mit einer niedrigen Spannung UBL oder mit einer hohen Spannung Ugg beaufschlagt. Die Ladung auf der Gateelektrode des Speichertransistors, die sich dabei einstellt, ist abhängig von der Spannung an der Bitleitung und stellt die Information dar. Zum Auslesen der Information wird der Auswahltransistor über die Wortleitung angesteuert und die Bitleitung wird mit der niedrigen Spannung UBL beaufschlagt. Wurde die Gateelektrode des Speichertransistors zuvor durch die hohe Spannung UBH an der Bitleitung aufgeladen, so entsteht ein Spannungsunterschied zwischen der Gateelektrode und einem Source/Drain-Gebiet des Speichertransistors, der größer ist als eine Schwellspannung des Speichertransistors, so daß eine Signalladung durch einen Strom zwischen dem Spannungsanschluß und der Bitleitung, hervorgerufen wird. Wurde die Gateelektrode des Speichertransistors durch die niedrige Spannung UBL an der Bitleitung aufgeladen, so entsteht kein Spannungsunterschied zwischen der Gateelektrode und dem Source/Drain-Gebiet des Speichertransistors, der größer als die Schwellspannung des Speichertransistors ist, so daß kein Strom fließt.

In M. Heshami et al"A 250-MHz Skewed-Clock Pipelined Data Buffer"IEEE Journal of Solid-State Circuits, Vol. 31, No. 3 (1996) 376, wird eine Speicherzellenanordnung beschrieben,

bei der eine Speicherzelle eine selbstverstärkende dynamische Speicherzelle ist, die einen ersten Auswahltransistor, einen Speichertransistor und einen zweiten Auswahltransistor umfaßt. Der erste Auswahltransistor ist zwischen eine erste Bitleitung und eine Gateelektrode des Speichertransistors geschaltet. Eine Gateelektrode des ersten Auswahltransistors ist mit einer ersten Wortleitung verbunden. Der zweite Auswahltransistor ist zwischen ein Source/Drain-Gebiet des Speichertransistors und eine zweite Bitleitung geschaltet.

Eine Gateelektrode des zweiten Auswahltransistors ist mit einer zweiten Wortleitung verbunden. Ein weiteres Source/Drain-Gebiet des Speichertransistors ist mit einem Spannungsanschluß verbunden. Zum Schreiben einer Information auf die Gateelektrode des Speichertransistors wird der erste Auswahltransistor über die erste Wortleitung angesteuert, so daß sich an der Gateelektrode des Speichertransistors eine Spannung einstellt, die abhängig ist von einer Spannung an der ersten Bitleitung, dessen Größe wiederum von der zu schreibenden Information abhängt. Zum Auslesen der Information wird der zweite Auswahltransistor über die zweite Wortleitung angesteuert. Je nach Information, d. h. je nach Spannung auf der Gateelektrode des Speichertransistors, ist der Speichertransistor leitend oder gesperrt, und es fließt ein Strom zwischen dem Spannungsanschluß und der zweiten Bitleitung oder nicht.

Der Erfindung liegt das Problem zugrunde, ein Verfahren zum Betrieb einer Speicherzellenanordnung mit selbstverstärkenden dynamischen Speicherzellen anzugeben, bei dem bei gegebener Betriebsspannung eine Signalladung größer ist als im Vergleich zum Stand der Technik.

Das Problem wird gelöst durch ein Verfahren zum Betrieb einer Speicherzellenanordnung mit selbstverstärkenden dynamischen Speicherzellen, bei dem die Speicherzellen jeweils mindestens einen Speichertransistor umfassen. Zum Schreiben einer ersten Information auf eine der Speicherzellen wird eine

Gateelektrode des zugehörigen Speichertransistors so aufgeladen, daß an ihr eine erste Spannung anliegt. Zum Schreiben einer zweiten Information auf die Speicherzelle wird die Gateelektrode des Speichertransistors so aufgeladen, daß an ihr eine zweite Spannung anliegt. Jeweils zum Auslesen der ersten Information und zum Auslesen der zweiten Information wird an ein erstes Source/Drain-Gebiet des Speichertransistors eine Betriebsspannung angelegt und an ein zweites Source/Drain-Gebiet des Speichertransistors eine Auslesespannung angelegt. Die erste Spannung liegt zwischen der zweiten Spannung und der Auslesespannung. Die Auslesespannung liegt zwischen der ersten Spannung abzüglich einer Schwellspannung des Speichertransistors und der zweiten Spannung abzüglich der Schwellspannung des Speichertransistors.

Die selbstverstärkende dynamische Speicherzelle umfaßt den Speichertransistor, auf dessen Gateelektrode die Information in Form einer Ladung gespeichert ist. Die Ladung wird beim Schreiben so eingestellt, daß bei der ersten Information der Speichertransistor gesperrt ist, d. h., daß kein Strom durch den Speichertransistor fließen kann, während er bei der zweiten Information leitend ist. Beim Auslesen der zweiten Information fließt im Gegensatz zum Auslesen der ersten Information eine Signalladung durch den Speichertransistor.

Die Signalladung fließt zwischen dem ersten Source/Drain- Gebiet und dem zweiten Source/Drain-Gebiet des Speichertransistors. Da die Auslesespannung nicht gleich der ersten Spannung ist und nicht zwischen der ersten Spannung und der zweiten Spannung liegt, ist ein Spannungsunterschied zwischen der Gateelektrode des Speichertransistors und dem zweiten Source/Drain-Gebiet des Speichertransistors größer als wenn die Auslesespannung gleich der ersten Spannung ware.

Ein elektrischer Widerstand des Speichertransistors ist also kleiner, so daß durch ihn eine besonders große Signalladung fließen kann. Im Vergleich zum Stand der Technik, bei dem die erste Spannung gleich der Auslesespannung ist, kann bei

derselben Betriebsspannung eine größere Signalladung fließen.

Im Vergleich zum Stand der Technik, bei dem die erste Spannung gleich der Auslesespannung ist, kann dieselbe Signalladung bei kleinerer Betriebsspannung fließen.

Allgemein formuliert, ist die Betriebsspannung geteilt durch die Signalladung kleiner als im Vergleich zum Stand der Technik. Bei gegebener Betriebsspannung ist eine Signalladung größer als im Vergleich zum Stand der Technik. Die Auslesespannung liegt zwischen der ersten Spannung abzüglich der Schwellspannung des Speichertransistors und der zweiten Spannung abzüglich der Schwellspannung des Speichertransistors, damit der Speichertransistor beim Auslesen der ersten Information gesperrt ist und beim Auslesen der zweiten Information leitend ist. Dem liegt die Tatsache zugrunde, daß ein Transistor dann leitend ist, wenn ein Spannungsunterschied zwischen seiner Gateelektrode und mindestens einem Source/Drain-Gebiet größer als der Betrag seiner Schwellspannung ist. Die Betriebsspannung wird so gewählt, daß der Speichertransistor gesperrt ist, wenn an seiner Gateelektrode die erste Spannung anliegt. Andernfalls wäre der Speichertransistor unabhangig von der Größe der Auslesespannung leitend.

Handelt es sich beispielsweise beim Speichertransistor um einen n-Kanal-Transistor, bei dem das erste und das zweite Source/Drain-Gebiet n-dotiert sind, so ist die zweite Spannung größer als die erste Spannung und die erste Spannung größer als die Auslesespannung. Die Auslesespannung ist größer als die erste Spannung abzuglich der Schwellspannung des Speichertransistors und kleiner als die zweite Spannung abzüglich der Schwellspannung des Speichertransistors. Die Schwellspannung ist größer als die erste Spannung abzüglich der Betriebsspannung. Die Schwellspannung ist vorzugsweise größer als die zweite Spannung abzuglich der Betriebsspannung. In diesem Fall kann an dem ersten Source/Drain-Gebiet des Speichertransistors auch dann die Betriebsspannung anliegen, wenn am zweiten Source/Drain-

Gebiet des Speichertransistors nicht die Auslesespannung anliegt, ohne daß deshalb der Speichertransistor leitend ist.

Das Analoge gilt für eine Speicherzellenanordnung, bei der der Speichertransistor ein p-Kanal-Transistor ist, so daß das erste Source/Drain-Gebiet und das zweite Source/Drain-Gebiet des Speichertransistors p-dotiert sind. Es müssen lediglich die Vorzeichen der Spannungen verändert werden. Die zweite Spannung beispielsweise ist also kleiner als die erste Spannung, und die erste Spannung ist kleiner als die Auslesespannung.

Im folgenden bedeutet"Spannung x ist fast gleich y", daß x möglichst so nahe bei y liegt, daß eine jeweils bekannte Bedingung gerade noch erfüllt wird.

Die Auslesespannung ist vorzugsweise fast gleich der ersten Spannung abzüglich der Schwellspannung des Speichertransistors, d. h. gerade noch so groß, daß beim Auslesen kein Strom durch den Speichertransistor fließt, wenn an seiner Gateelektrode die erste Spannung anliegt. Die Summe aus der Auslesespannung und der Schwellspannung ist also näherungsweise 0 Volt. Unter der Bedingung, daß beim Auslesen der ersten Information der Speichertransistor gesperrt ist, ist der Spannungsunterschied zwischen der zweiten Spannung und der Auslesespannung in diesem Fall maximal, so daß der Speichertransistor maximal viel Strom durchläßt. Die Signalladung ist besonders groß.

Die erste Spannung beträgt beispielsweise 0 V. In diesem Fall beträgt die Auslesespannung vorzugsweise fast die negative Schwellspannung des Speichertransistors. Für den Fall, daß der Speichertransistor ein n-Kanal-Transistor ist, ist die Auslesespannung etwas größer als die negative Schwellspannung. Beträgt die Schwellspannung beispielsweise 1 Volt, so beträgt die Auslesespannung z. B.-0.8 Volt.

Die Speicherzelle kann mindestens einen Auswahltransistor umfassen, dessen erstes Source/Drain-Gebiet mit einer Bitleitung, dessen zweites Source/Drain-Gebiet mit der Gateelektrode des Speichertransistors und dessen Gateelektrode mit einer Wortleitung verbunden ist. Zum Schreiben der ersten Information wird die Wortleitung so angesteuert, daß die Gateelektrode des Speichertransistors mit der Bitleitung elektrisch verbunden wird. An der Bitleitung wird eine solche erste Bitleitungsspannung angelegt, daß an der Gateelektrode des Speichertransistors die erste Spannung anliegt. Zum Schreiben der zweiten Information auf die Speicherzelle wird die Wortleitung so angesteuert, daß die Gateelektrode des Speichertransistors mit der Bitleitung elektrisch verbunden wird. An der Bitleitung wird eine solche zweite Bitleitungsspannung angelegt, daß an der Gateelektrode des Speichertransistors die zweite Spannung anliegt.

Die zweite Bitleitungsspannung kann gleich der Betriebsspannung sein.

Der Einfachheit halber wird im folgenden auf einen Speichertransistor Bezug genommen, der ein n-Kanal-Transistor ist. Das Analoge gilt jedoch für den Fall, daß der Speichertransistor ein p-Kanal-Transistor ist. Es sind lediglich die Vorzeichen der Spannungen zu verändern.

Der Auswahltransistor ist vorzugsweise ebenfalls ein n-Kanal- Transistor, wenn der Speichertransistor ein n-Kanal- Transistor ist.

In einem ersten Fall kann die Wortleitung beim Schreiben der zweiten Information angesteuert werden, indem sie mit einer Spannung beaufschlagt wird, die gleich der Summe aus der Betriebsspannung und einer Schwellspannung des Auswahltransistors ist. Der Auswahltransistor bleibt solange leitend wie ein Spannungsunterschied zwischen seiner

Gateelektrode und dem ersten Source/Drain-Gebiet oder dem zweiten Source/Drain-Gebiet großer als seine Schwellspannung ist. Da an der Gateelektrode des Auswahltransistors die Summe aus der Betriebsspannung und der Schwellspannung anliegt und an der Bitleitung der Betriebsspannung anliegt, kann solange ein Strom fließen, bis an der Gateelektrode des Speichertransistors ebenfalls die Betriebsspannung anliegt.

Die zweite Spannung ist folglich in diesem ersten Fall gleich der Betriebsspannung.

In einem zweiten Fall kann die Wortleitung beim Schreiben der zweiten Information angesteuert werden, indem sie mit der Betriebsspannung beaufschlagt wird. In diesem Fall fließt durch den Auswahltransistor beim Schreiben der zweiten Information nur solange Strom, bis an der Gateelektrode des Speichertransistors die Betriebsspannung abzüglich der Schwellspannung des Auswahltransistors anliegt. Die Ladung auf der Gateelektrode des Speichertransistors ist geringer als im ersten Fall. Da beim Auslesen der zweiten Information der Spannungsunterschied zwischen der Gateelektrode und dem zweiten Source/Drain-Gebiet des Speichertransistors geringer ist als im ersten Fall, fließt weniger Strom durch den Speichertransistor als im ersten Fall. Die Signalladung ist damit kleiner.

Zur Vereinfachung des Verfahrens ist es vorteilhaft, die Wortleitung beim Schreiben der ersten Information mit derselben Spannung zu beaufschlagen wie beim Schreiben der zweiten Information. Beim zweiten Fall ist dann beim Schreiben der ersten Information ein Spannungsunterschied zwischen der Gateelektrode des Auswahltransistors und seinem ersten Source/Drain-Gebiet kleiner als im ersten Fall, so daß ein Gatedielektrikum des Auswahltransistors dünner sein kann.

Die kleine Dicke des Gatedielektrikums ist vorteilhaft, da sie zu einer hohen Steilheit und zu einer hohen Performance des Auswahltransistors führt. Leistungskenndaten des Auswahltransistors können aufgrund der kleinen Dicke des

Gatedielektrikums so gut sein, daß sie die Anforderungen fur Transistor einer Logikschaltung erfüllen. Sowohl die Transistoren der Speicherzellenanordnung als auch die Transistoren der Logikschaltung können folglich gleichzeitig auf einem Chip erzeugt werden.

Der Wert der Spannung an der Wortleitung kann an die jeweiligen Erfordernisse angepaßt werden. Je größer die Signalladung sein soll, um so höher wird die Spannung gewählt. Vorzugsweise ist die Spannung nicht größer als im oben beschriebenen ersten Fall, da die zweite Spannung an der Gateelektrode des Speichertransistors die zweite Bitleitungsspannung nicht übersteigen kann. Je dünner das Gatedielektrikum sein soll, um so kleiner wird die Spannung gewählt. Es liegt im Rahmen der Erfindung, einen Kompromiß einzugehen, so daß die Spannung an der Wortleitung zwischen der Betriebsspannung und der Summe aus der Betriebsspannung und der Schwellspannung liegt.

Zur Verkleinerung des Prozeßaufwands bei der Herstellung der Speicherzellenanordnung ist es vorteilhaft, wenn der Auswahltransistor und der Speichertransistor gleichzeitig erzeugt werden, so daß ihre Gatedielektrika dieselben Dicken aufweisen. Der Auswahltransistor und der Speichertransistor können dieselbe Schwellspannung aufweisen.

Die Speicherzelle kann mindestens eine Diode umfassen, die zwischen das zweite Source/Drain-Gebiet des Auswahltransistors und die Gateelektrode des Speichertransistors so geschaltet ist, daß ein Abfließen von Ladung von der Gateelektrode des Speichertransistors zum zweiten Source/Drain-Gebiet des Auswahltransistors erschwert wird. Die Sperrichtung der Diode zeigt also von der Gateelektrode des Speichertransistors zum zweiten Source/Drain-Gebiet des Auswahltransistors. Das zweite Source/Drain-Gebiet des Auswahltransistors ist mit dem zweiten Source/Drain-Gebiet des Speichertransistors

verbunden. Jeweils zum Auslesen der ersten Information und zum Auslesen der zweiten Information wird die Wortleitung angesteuert, so daß der Auswahltransistor als Auslesetransistor wirkt. Pro Speicherzelle ist also nur eine Bitleitung und eine Wortleitung vorgesehen. Bei der Wahl der Dicke des Gatedielektrikums des Auswahltransistors muß nicht nur die Differenz aus der Spannung an der Wortleitung und der ersten Bitleitungsspannung berücksichtigt werden, sondern auch die Differenz aus der Spannung an der Wortleitung und der Auslesespannung.

Im folgenden ist der Begriff"Auslesetransistor"mit dem Begriff"Auswahltransistor"austauschbar für den Fall einer Speicherzelle mit Diode.

Die Speicherzellenanordnung kann besonders einfach aufgebaut sein, wenn die Wortleitung sowohl beim Schreiben als auch beim Auslesen mit derselben Spannung beaufschlagt wird.

Im oben beschriebenen ersten Fall ist dann der maximale Spannungsunterschied zwischen der Gateelektrode und dem ersten Source/Drain-Gebiet des Auswahltransistors gleich der Summe aus der Betriebsspannung und der Schwellspannung abzüglich der Auslesespannung. Dieser Spannungsunterschied ist also fast gleich der Summe aus der Betriebsspannung und der zweifachen Schwellspannung. Im oben beschriebenen zweiten Fall ist der maximale Spannungsunterschied zwischen der Gateelektrode und dem ersten Source/Drain-Gebiet des Auswahltransistors gleich der Betriebsspannung abzüglich der Auslesespannung. Der Spannungsunterschied ist also fast gleich der Summe aus der Betriebsspannung und der Schwellspannung des Speichertransistors.

Die Speicherzelle kann eine Drei-Transistor-Speicherzelle sein, wie sie z. B. in M. Heshami et al (s. o.) beschrieben wird. Beispielsweise umfaßt die Speicherzelle einen Auslesetransistor, dessen erstes Source/Drain-Gebiet mit dem

zweiten Source/Drain-Gebiet des Speichertransistors verbunden ist. Jeweils zum Auslesen der ersten Information und zum Auslesen der zweiten Information wird eine Gateelektrode des Auslesetransistors angesteuert. Die Gateelektrode des Auslesetransistors ist beispielsweise mit einer weiteren Wortleitung verbunden. Ein zweites Source/Drain-Gebiet des Auslesetransistors kann mit einer weiteren Bitleitung verbunden sein, über die die Signalladung bestimmt wird. Die Wortleitung und die weitere Wortleitung können identisch sein. In diesem Fall sind die Bitleitung und die weitere Bitleitung voneinander verschieden. Die Bitleitung und die weitere Bitleitung können identisch sein. In diesem Fall sind die Wortleitung und die weitere Wortleitung voneinander verschieden.

Umfaßt die Speicherzelle die Diode, kann das Gatedielektrikum des Auswahltransistors besonders dünn sein, wenn die Wortleitung beim Auslesen mit einer kleineren Spannung beaufschlagt wird als beim Schreiben. Vorzugsweise wird die Spannung an der Wortleitung an die Auslesespannung so angepaßt, daß ein Spannungsabfall am Gatedielektrikum des Auswahltransistors sowohl beim Schreiben als auch beim Auslesen derselbe ist. Im oben beschriebenen ersten Fall ist dann die Spannung an der Wortleitung beim Auslesen gleich der Summe aus der Betriebsspannung, der Schwellspannung und der Auslesespannung, so daß der maximale Spannungsunterschied zwischen der Gateelektrode und dem ersten Source/Drain-Gebiet des Auswahltransistors, der beim Betrieb der Speicherzellenanordnung am Gatedielektrikum des Auswahltransistors abfällt, gleich der Summe aus der Betriebsspannung und der Schwellspannung ist. Die Spannung an der Wortleitung beim Auslesen ist z. B. fast gleich der Betriebsspannung. Im oben beschriebenen zweiten Fall ist dann die Spannung an der Wortleitung beim Auslesen gleich der Summe aus der Betriebsspannung und der Auslesespannung, so daß der maximale Spannungsunterschied zwischen der Gateelektrode und dem ersten Source/Drain-Gebiet des

Auswahltransistors, der beim Betrieb der Speicherzellenanordnung am Gatedielektrikum des Auswahltransistors abfällt, gleich der Betriebsspannung ist.

Die Spannung an der Wortleitung beim Auslesen ist z. B. fast gleich der Betriebsspannung abzüglich der Schwellspannung des Auslesetransistors.

Damit zwischen dem ersten Source/Drain-Gebiet des Auslesetransistors und einem Substrat, in dem das erste Source/Drain-Gebiet des Auslesetransistors angeordnet ist, beim Anliegen der Auslesespannung kein erhöhter Leckstrom entsteht, ist es vorteilhaft, wenn am Substrat eine Spannung anliegt, die nicht größer als die Auslesespannung ist. P-n- Übergånge zwischen Source/Drain-Gebieten der Transistoren und dem Substrat sind dann in Sperrrichtung gepolt.

Das erste Source/Drain-Gebiet des Speichertransistors kann mit einem Spannungsanschluß verbunden sein, der konstant auf der Betriebsspannung gehalten wird.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren näher erläutert.

Figur 1 zeigt ein Schaltbild einer Speicherzelle beim Schreiben einer ersten Information gemäß eines ersten Ausführungsbeispiels.

Figur 2 zeigt das Schaltbild der Speicherzelle beim Auslesen der ersten Information gemäß des ersten Ausführungsbeispiels.

Figur 3 zeigt das Schaltbild der Speicherzelle beim Schreiben einer zweiten Information gemäß des ersten Ausführungsbeispiels.

Figur 4 zeigt das Schaltbild der Speicherzelle beim Auslesen der zweiten Information gemäß des ersten Ausführungsbeispiels.

Figur 5 zeigt das Schaltbild der Speicherzelle beim Auslesen einer Information einer anderen Speicherzelle gemäß des ersten Ausführungsbeispiels.

Figur 6 zeigt das Schaltbild einer Speicherzelle beim Schreiben einer ersten Information gemäß eines zweitenAusführungsbeispiels.

Figur 7 zeigt das Schaltbild der Speicherzelle beim Schreiben einer zweiten Information gemäß des zweiten Ausführungsbeispiels.

Figur 8 zeigt das Schaltbild der Speicherzelle beim Auslesen der ersten Information gemäß des zweiten Ausführungsbeispiels.

Figur 9 zeigt das Schaltbild der Speicherzelle beim Auslesen der zweiten Information gemäß dem zweiten Ausführungsbeispiel.

Figur 10 zeigt das Schaltbild der Speicherzelle beim Auslesen einer Information einer anderen Speicherzelle gemäß des zweiten Ausführungsbeispiels.

Die Ausführungsbeispiele gehen von einer Speicherzellenanordnung mit selbstverstärkenden dynamischen Speicherzellen aus, bei der die Speicherzellen jeweils einen Speichertransistor S, einen Auswahltransistor A und eine Diode D umfassen. Der Auswahltransistor A und der Speichertransistor S sind in Reihe und zwischen einen Spannungsanschluß Q und eine Bitleitung B geschaltet. Ein erstes Source/Drain-Gebiet des Speichertransistors S ist mit dem Spannungsanschluß Q verbunden. Ein erstes Source/Drain-

Gebiet des Auswahltransistors A ist mit der Bitleitung B verbunden. Ein zweites Source/Drain-Gebiet des Auswahltransistors A ist mit einer Gateelektrode des Speichertransistors S und mit einem zweiten Source/Drain- Gebiet des Speichertransistors S verbunden. Zwischen das zweite Source/Drain-Gebiet des Auswahltransistors A und die Gateelektrode des Speichertransistors S ist die Diode D so geschaltet, daß ein Abfließen von Ladung von der Gateelektrode des Speichertransistors S zum zweiten Source/Drain-Gebiet des Auswahltransistors A erschwert wird.

Der Spannungsanschluß wird konstant auf einer Betriebsspannung VDD, die 2 V beträgt, gehalten. Die Source/Drain-Gebiete des Auswahltransistors A und des Speichertransistors S sind n-dotiert, d. h., es handelt sich beim Auswahltransistor A und beim Speichertransistor S um n- Kanal-Transistoren. Eine Schwellspannung VT des Auswahltransistors A und eine Schwellspannung VT des Speichertransistors S betragen ca. 1V. Die Source/Drain- Gebiete des Auswahltransistors A und des Speichertransistors S sind in einem Substrat angeordnet, an dem eine Spannung von -1V anliegt.

In einem ersten Ausführungsbeispiel wird zum Schreiben einer ersten Information, die dem logischen Wert 0 entspricht, die Wortleitung W mit der Betriebsspannung VDD beaufschlagt, so daß der Auswahltransistor A leitend ist. An die Bitleitung B wird eine erste Bitleitungsspannung angelegt, die 0 V beträgt, so daß sich an der Gateelektrode des Speichertransistors S eine erste Spannung einstellt, die auch 0 V beträgt. Da die erste Spannung kleiner ist als die Schwellspannung VT, ist der Speichertransistor S gesperrt.

Zwischen dem Spannungsanschluß Q und der Bitleitung B fließt kein Strom (siehe Figur 1).

Zum Auslesen der ersten Information wird die Wortleitung W mit einer Spannung beaufschlagt, die gleich der Betriebsspannung VDD abzüglich einer Schwellspannung VT ist,

so daß der Auswahltransistor A leitend ist. Die Bitleitung B wird mit einer Auslesespannung beaufschlagt, die gleich der negativen Schwellspannung VT des Auswahltransistors A ist.

Die Diode D ist in Sperrrichtung gepolt, so daß nur eine sehr geringfügige Ladung von der Gateelektrode des Speichertransistors S zur Bitleitung B fließt. Die Auslesespannung ist zwar kleiner als die erste Spannung an der Gateelektrode des Speichertransistors S, doch ihre Differenz beträgt weniger als die Schwellspannung VT, so daß der Speichertransistor gesperrt ist und kein Strom vom Spannungsanschluß Q zur Bitleitung B fließt. Ein Spannungsunterschied zwischen der Gateelektrode des Auswahltransistors A und den Source/Drain-Gebieten des Auswahltransistors A beträgt nie mehr als die Betriebsspannung VDD (siehe Figur 2).

Zum Schreiben einer zweiten Information, die dem logischen Wert 1 entspricht, wird die Wortleitung W mit der Betriebsspannung VDD beaufschlagt, so daß der Auswahltransistor A leitend ist. Die Bitleitung B wird mit der Betriebsspannung VDD beaufschlagt, so daß sich auf der Gateelektrode des Speichertransistors S eine zweite Spannung einstellt, die gleich der Betriebsspannung VDD abzüglich der Schwellspannung VT ist. Die zweite Spannung ist nicht gleich der Betriebsspannung VDD, da der Auswahltransistor A nur so lange leitend ist, wie ein Spannungsunterschied zwischen der Gateelektrode des Auswahltransistors A und eines seiner Source/Drain-Gebiete größer als die Schwellspannung VT ist.

(siehe Figur 3).

Zum Auslesen der zweiten Information wird die Wortleitung W mit einer Spannung beaufschlagt, die gleich der Betriebsspannung VDD abzüglich der Schwellspannung VT ist. An die Bitleitung B wird die Auslesespannung angelegt. Die Diode D ist in Sperrrichtung gepolt, so daß Ladung von der Gateelektrode des Speichertransistors S zur Bitleitung B nur langsam abfließt. Da die Auslesespannung kleiner ist als die

zweite Spannung und ihre Differenz, d. h. der Spannungsunterschied zwischen der Gateelektrode des Speichertransistors S und der Bitleitung B größer als die Schwellspannung VT ist, nämlich gleich der Betriebsspannung VDD ist, ist der Speichertransistor S leitend und es fließt ein Strom vom Spannungsanschluß Q zur Bitleitung B (siehe Figur 4). An der resultierenden Signalladung wird erkannt, daß es sich um die zweite Information handelt. Ein Spannungsunterschied zwischen der Gateelektrode des Speichertransistors S und seinen Source/Drain-Gebieten betragt nie mehr als die Betriebsspannung VDD.

Beim Auslesen einer Information einer anderen Speicherzelle, an deren Bitleitung die Auslesespannung anliegt, wird die Wortleitung W mit einer Spannung beaufschlagt, die vorzugsweise gleich der negativen Schwellspannung VT des Speichertransistors S ist. Ein Spannungsunterschied zwischen dem ersten Source/Drain-Gebiet des Auslesetransistors A und seiner Gateelektrode ist in diesem Fall minimal, so daß Leckströme durch den Auslesetransistor ebenfalls minimal sind. Ist in der Speicherzelle die zweite Information gespeichert, so beträgt ein Spannungsunterschied zwischen der Gateelektrode des Auswahltransistors A und dem zweiten Source/Drain-Gebiet des Auswahltransistors A die Betriebsspannung VDD (siehe Figur 5.) Außerhalb Zeiten, zu denen Information auf die Speicherzelle geschrieben wird oder Information von der Speicherzelle ausgelesen wird, liegen an der Wortleitung W die negative Schwellspannung VT und an der Bitleitung B OV an.

Da der Spannungsunterschied zwischen der Gateelektrode des Auswahltransistors A und seinen Source/Drain-Gebieten und ein Spannungsunterschied zwischen der Gateelektrode des Speichertransistors S und seinen Source/Drain-Gebieten nie größer als die Betriebsspannung VDD ist, können Gatedielektrika des Auswahltransistors A und des

Speichertransistors S eine geringe Dicke aufweisen. Im Ausführungsbeispiel betragen die Dicken der Gatedielektrika ca. 4 nm und bestehen aus SiO2.

Auf dem Substrat, auf dem die Speicherzellenanordnung angeordnet ist, ist auch eine Logikschaltung angeordnet. Da die Gatedielektrika des Auswahltransistors A und des Speichertransistors S dünn sind, können Transistoren der Logikschaltung gleichzeitig mit der Speicherzellenanordnung erzeugt werden, und die Transistoren der Logikschaltung weisen aufgrund der geringen Dicke ihrer Gatedielektrika eine hohe Steilheit und eine hohe Performance auf.

In einem zweiten Ausführungsbeispiel wird zum Schreiben der ersten Information und der zweiten Information die Wortleitung W mit einer Spannung beaufschlagt, die gleich der Summe aus der Betriebsspannung VDD und der Schwellspannung VT ist. Beim Schreiben der ersten Information wird die Bitleitung B mit der Spannung 0 V beaufschlagt. Die Spannungsdifferenz zwischen der Gateelektrode des Auswahltransistors und seinem ersten Source/Drain-Gebiet beträgt VDD + VT (siehe Figur 6).

Zum Schreiben der zweiten Information wird die Bitleitung mit der Betriebsspannung VDD beaufschlagt, so daß sich an der Gateelektrode des Speichertransistors S die Betriebsspannung VDD einstellt (siehe Figur 7). Die zweite Spannung ist in diesem Ausführungsbeispiel also größer als im ersten Ausführungsbeispiel.

Wie beim Schreiben wird auch beim Auslesen der ersten Information bzw. der zweiten Information an der Wortleitung W die Spannung VDD + VT angelegt (siehe Figur 8 und Figur 9).

An die Bitleitung B wird eine Auslesespannung angelegt, die der Auslesespannung aus dem ersten Ausführungsbeispiel entspricht. Die Auslesespannung beträgt also fast-VT. Im Gegensatz zum ersten Ausführungsbeispiel beträgt der

Spannungsunterschied zwischen der Gateelektrode des Speichertransistors S und der Bitleitung B beim Auslesen der zweiten Information VDD + VT (siehe Figur 9). Der elektrische Widerstand Speichertransistor S ist also kleiner als beim ersten Ausführungsbeispiel, so daß mehr Strom vom Spannungsanschluß Q zur Bitleitung B fließt, und die Signalladung folglich größer ist.

Beim Auslesen der ersten Information oder der zweiten Information beträgt ein Spannungsunterschied zwischen der Gateelektrode des Auswahltransistors A und der Bitleitung B VDD + 2 VT. Aufgrund dieses großen Spannungsunterschieds ist das Gatedielektrikum des Auswahltransistors A dicker als beim ersten Ausführungsbeispiel und beträgt ca. 8nm. Auch beim Speichertransistor S ist beim Auslesen der zweiten Information der Spannungsunterschied zwischen der Gateelektrode und der Bitleitung B mit VDD + VT größer als beim ersten Ausführungsbeispiel, so daß das Gatedielektrikum des Speichertransistors S dicker sein sollte als beim ersten Ausführungsbeispiel. Damit die Speicherzellenanordnung mit geringem Prozeßaufwand hergestellt werden kann, ist die Dicke des Gatedielektrikums des Speichertransistors S gleich der Dicke des Gatedielektrikums des Auswahltransistors A.

Ein Auslesen einer Information einer anderen Speicherzelle wird entsprechend dem ersten Ausführungsbeispiel durchgeführt (siehe Figur 10).

Außerhalb Zeiten, zu denen Information auf die Speicherzelle geschrieben wird oder Information von der Speicherzelle ausgelesen wird, liegen an der Wortleitung W VT und an der Bitleitung B OV an.

Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können die Betriebsspannung und die Schwellspannung an die jeweiligen Erfordernisse angepaßt werden. Zwischen die Diode und die

Gateelektrode des Speichertransistors kann ein Kondensator geschaltet sein, um die Kapazität an der Gateelektrode des Speichertransistors zu erhöhen.

Die Speicherzelle kann eine Drei-Transistor-Speicherzelle sein.