Die in der Regel auf runden Wafern angeordneten Bauelemente haben am Ende der Produktion ihre elektrischen oder auch optischen Funktionen an der Oberfläche, wobei die elektrischen Kontakte am Rand des Bauteils liegen. Zwischen den Bauteilen existiert ein Bereich, der zum Vereinzeln der Bauteile genutzt wird. Die Vereinzelung geschieht durch Wafersägen oder auch mittels Laserbearbeitung. Die mikroelektronischen Bauteile, die sogenannten Chips, liegen nach dem Vereinzeln auf einem Bluetape und werden von hier aus mit dem sogenannten "Pick and Place Verfahren" weiterverarbeitet. Dabei werden die Bauteile im einfachsten Fall auf einem Leadframe platziert und mit Drahtbondern elektrisch kontaktiert. Sie können aber auch mit dem 3D-CSP-Verfahren zu Modulen zusammengeführt werden. Hierbei werden keine Drahtbonder verwendet, vielmehr werden die elektrischen Verbindungen mit einem PVD-Verfahren realisiert, wobei alle notwendigen Kontaktierungen in einem Prozessschritt hergestellt werden, was zu einer Kostenreduzierung gegenüber den seriellen Drahtbondern führt.

Dadurch, dass die Weiterbearbeitung der aus dem Waferverbund ausgeschnittenen Bauteile erst nach dem Pick and Place erfolgen kann, ergeben sich bezüglich des Zeitaufwandes und der Kosten erhebliche Nachteile. Das liegt auch daran, dass durch das Platzieren der vereinzelten Bauteile Anordnungstoleranzen entstehen, die beim weiteren Bearbeiten berücksichtigt werden müssen.

Der Erfindung liegt daher die Aufgabe zu Grunde, ein Verfahren der eingangs genannten Art so zu führen, dass die Arbeitsabläufe bei der Weiterbearbeitung der Bauteile präziser und zeitsparender erfolgen können.

Zur Lösung dieser Aufgabe schlägt die Erfindung gemäß dem kennzeichnenden Teil des Anspruchs 1 vor, dass mittels eines Fotopolymerisationsverfahrens (RMPD-Mask-Verfahren) schichtweise fest mit dem Wafer verbundene dielektrische Packungsstrukturen um die jeweiligen Bauteile herum und/oder oberhalb der Bauteile für alle diese Bauteile parallel und gleichzeitig generiert werden, wobei hierbei ebenso die elektrischen und/oder optischen Kontaktierungen für jedes Bauteil hergestellt werden, wonach zum Schluss die so erzeugten Module nach Fertigstellung aller Anschlüsse durch Schneiden des Wafers im Bereich zwischen den einzelnen Modulen vereinzelt werden.

Das erfindungsgemäße Verfahren macht sich hierbei die große Ordnung des Wafers (alle Bauteile liegen auf äquidistanten Positionen mit Genauigkeiten im Nanometer-Bereich) zunutze, die bei der weiteren Bearbeitung der Bauteile bis zur endgültigen Fertigstellung der Module beibehalten wird.

Die Ordnung bleibt bestehen und die Kontaktierungen (sowohl elektrisch als auch optisch und fluidisch) werden im Verbund hergestellt. Erst danach werden die fertiggestellten Module vereinzelt. Der schichtweise Aufbau der die mikroelektronischen Bauteile einhüllenden Module ist beispielsweise aus der DE 1 982 6971 C2 bekannt. Durch schichtweises Verfestigen eines flüssigen, lichtaushärtbaren Kunststoffes wird bei dem in dieser Druckschrift beschriebenen Verfahren ein einzelnes mikroelektronisches Bauteil mit einem Gehäuse umgeben, wobei gleichzeitig Kanäle von den Anschlussflächen zur Oberfläche des Moduls generiert werden. Die Nachteile des hier beschriebenen Verfahrens sind oben bereits angesprochen.

Unter prinzipieller Anwendung dieses Verfahrens werden bei der Erfindung die noch auf dem Wafer fest angeordneten Bauteile parallel und gleichzeitig umhüllt und dabei alle elektrischen, optischen und auch fluidischen Verbindungen zur seitlichen und/oder oberen Oberfläche der Module dreidimensional erzeugt. Diese Vorgehensweise führt dazu, dass die Module kleiner werden und damit in größerer Zahl parallel produziert werden können. Zum anderen fallen die seriellen Prozessschritte des Pick and Place weg. Gerade bei den optischen Kontaktierungen mit Lichtwellenleitern lässt sich eine höhere Präzision erreichen, weil die Positioniertoleranzen wegfallen. Die um die im festen Waferverbund angeordneten mikroelektronischen Bauteile generierten dielektrischen Strukturen haben dabei unterschiedliche Aufgaben. Zum einen dienen sie der elektrischen und/oder optischen Isolierung des jeweiligen Bauteils.

Des Weiteren können beim Aufbau der Strukturen kleinere Bauelemente wie Widerstände, Kapazitäten und Induktivitäten, die im eigentlichen Bauteil nicht realisiert werden konnten, aufgenommen werden, wie im Anspruch 11 vorgeschlagen.

Schließlich werden beim Aufbau der Strukturen die entsprechenden Verbindungen von den elektrischen und/oder optischen Kontaktierungen in/auf dem Bauteil zur Oberfläche des zu generierenden Moduls erzeugt.

Zur besseren Handhabung der mit den Bauteilen versehenen Wafer kann zunächst eine Bodenplatte auf der den Bauteilen abgewandten Seite des Wafers angebracht werden, entweder durch Kleben oder Polymerisieren.

Gemäß Anspruch 3 wird vorgeschlagen, dass beim schichtweisen Aufbau der Packungsstruktur Öffnungen und/oder Kanäle für die elektrischen und optischen Verbindungen oder für die kapillare Leitung von Flüssigkeiten ausgespart werden, wobei diese Verbindungsstrukturen dreidimensional verlaufen.

Gemäß Anspruch 4 wird vorgeschlagen, dass auf die Oberfläche der Packungsstruktur bzw. auf entsprechenden Schichten beim Aufbau der Packungsstruktur durch Bedampfen metallische Bereiche erzeugt werden, die gemäß Anspruch 5 Leiterbahnen darstellen, die von den im/am Bauteil vorhandenen winzigen Anschlüssen (Pads) zu Kontaktflächen führen, die seitlich am Bauteil eine größere Fläche aufweisen als die im/am Bauteil vorhandenen Anschlüsse, was das spätere Löten vereinfacht. Dabei werden durch Einsatz von sogenannten Lift-off-Masken die Bereiche der Leiterbahnen bzw. Kontaktflächen beim schichtweisen Aufbau ausgespart und im weiteren Schritt mit Metall bedampft, wie es der Anspruch 9 vorschlägt.

Auf diese Weise werden Schicht für Schicht und schrittweise alle auf dem Wafer angeordneten Bauteile gleichzeitig mit den entsprechenden Anschlüssen versehen, sei es elektrischer, optischer (Lichtwellenleiter) oder auch fluidischer Art (zum kapillaren Führen von Flüssigkeiten in und aus dem Modul heraus, beispielsweise für Analyseaufgaben).

Dabei können oberhalb des Bauteilverbundes auch mehrere Lagen mit den oben angeführten Verbindungsstrukturen generiert werden, wie in Anspruch 6 vorgeschlagen. Gemäß Anspruch 7 ist es möglich, dass eine der Lagen oberhalb des jeweiligen Bauteils als Hohlraum ausgebildet ist. Dieses ist besonders dann vorteilhaft, wenn es sich bei den Bauteilen um RF-Chips handelt. Durch die Hohlräume wird dann eine geringere Dämpfung der elektromagnetischen Wellen auf dem Chip realisiert.

Schließlich schlägt der Anspruch 8 vor, dass oberhalb der letzten Schicht auf der Packungsstruktur eine Antenne angeordnet wird, die mittels Metallisierung mit entsprechenden elektrischen Anschlüssen im/am Bauteil verbunden wird. Auch dies wird beispielsweise durch den Einsatz einer Lift-off-Maske erreicht.

Erst nachdem alle Bauteile auf dem Wafer zu fertigen Modulen geworden sind, werden diese auf dem oben angesprochenen Boden durch Sägen oder Laserschneiden vereinzelt. Neben der Zeitersparnis durch Wegfall des Pick and Place ist ein exakteres Bearbeiten der einzelnen Bauteile möglich, da die durch die Anordnung auf dem Wafer ohnehin vorhandene Ordnung während des gesamten Bearbeitungsprozesses erhalten bleibt.

Die Erfindung wird im Folgenden anhand von Zeichnungen dargestellt und erläutert.

Es zeigen: Fig. 1 und 2: Ausschnitte eines Wafers, auf dem mikroelektronische Bauteile angeordnet sind; Fig. 3: Querschnitt durch einen Wafer, welcher auf einen Boden aufgeklebt ist;

Fig. 4: Querschnitt von Wafer mit Boden und Zwischenräumen zum späteren Vereinzeln;

Fig. 5 - 7: im Querschnitt schrittweiser Aufbau von elektrischen (metallischen)

Verbindungsstrukturen; Fig. 8: Vereinzelung der gemäß den Figuren 5-7 erstellten Module;

Fig. 9-1 1 : schritt- und schichtweiser Aufbau zur Erzeugung von optischen Fenstern oberhalb des Bauteils;

Fig. 12: Vereinzelung der gemäß den Figuren 9-11 erstellten Module;

Fig.13 und 14: Generierung von mikrofluidischen Kanälen für den kapillaren Transport von Flüssigkeiten;

Fig.15-18: durch schichtweisen Aufbau und Einsatz einer Lift-off- Maske erzeugte elektrische Verbindungsstrukturen, die zu den Außenseiten des Moduls geführt sind.

In der Figur 1 ist ein runder Wafer mit darauf angeordneten mikroelektronischen Bauteilen 2 wie zum Beispiel ICs dargestellt und allgemein mit dem Bezugszeichen 1 versehen. In der Figur 2 ist eine vergrößerte Darstellung aus Figur 1 gezeigt. Wie deutlicher aus Figur zwei ersichtlich, sind die Bauteile 2 regelmäßig mit definierten Abständen 3 zueinander angeordnet. Ebenfalls aus der Figur 2 geht hervor, dass auf den Bauteilen 2 elektrische Anschlüsse 4 (Pads) angeordnet sind.

Die Figur 3 betrifft einen Querschnitt durch den Wafer 1 , auf dem ein Bauteil 2 angeordnet ist, wobei an der Unterseite des Wafers 1 ein Boden 5 befestigt ist (entweder durch kleben oder durch Polymerisation).

Die Figur 4 zeigt den Wafer 1 mit mehreren benachbarten Bauteilen 2 auf dem Boden 5, wobei mit dem Bezugszeichen 6 die Stelle bezeichnet wird, an der zwei Bauteile 2 nach Ende des Bearbeitungsvorganges voneinander getrennt werden. In den Figuren 5-7 sind die Verfahrensschritte dargestellt, in denen das Bauteil 2 Schicht für Schicht mittels eines Foto- Polymerisationsverfahrens ummantelt wird, wobei diese so erzeugte Hülle 7 an den Stellen Öffnungen aufweist, unter denen die Pads 4 angeordnet sind. In der Figur 6 wird über die Hüllenschicht 7 eine Lift-off-Maske 8 gelegt, die über Ausnehmungen verfügt, die zum einen die Pads 4 freilassen und darüber hinaus weitere Bereiche, in denen, wie aus Figur 7 hervorgeht, durch metallisches Aufdampfen elektrische Leiterbahnen 9 generiert werden. Danach wird die Lift-off-Maske 8 wieder entfernt und der schichtweise Aufbau kann fortgesetzt werden. Wenn durch die Generierung der elektrischen Leiterbahnen 9 der Aufbau des Moduls 1 jedoch beendet ist, wird es auf dem Boden 5 durch Sägen oder Schneiden aus dem Waferverbund herausgelöst. Dies ist in der Figur 8 dargestellt.

In den Figuren 9-11 sind die Verfahrensschritte dargestellt, bei denen oberhalb des Wafers 1 eine- weitere-Struktur 11 aufgebaut wird, wobei hier in der Struktur 11 Öffnungen 12 für Lichtwellenleiter, die mit Lasern oder Diodenanschlüssen verbunden sind, ausgespart werden und die als Aufnahmen 13 für die Lichtwellenleiter dienen. Auch hier wird gemäß Figur 10 eine Lift-off- Maske 14 aufgelegt, die die Öffnungen 12 freilässt, sodass in einem weiteren Verfahrensschritt wieder mit Metallaufdampfen elektrisch leitende Flächen 15 erzeugt werden. Wie in Figur 12 dargestellt, werden die so entstandenen Module 2 mit der darauf angeordneten Struktur 11 bei 16 voneinander getrennt.

Schließlich ist in den Figuren 13 und 16 eine weitere mögliche Variante des Verfahrens dargestellt, bei der in einer weiteren Struktur 17 Kanäle 18 generiert werden, die zum kapillaren Transport von Flüssigkeiten dienen sollen. Mithilfe dieser Kanäle 18 können mit dem so entstandenen Ghip Analysen durchgeführt werden. Der Kanal 18 wird durch weiteren schichtweisen Aufbau der Struktur 17 mit einer Abdeckung 19 versehen, in welcher Öffnungen 20 belassen werden, die als Ein-und Ausflussstutzen für die zu untersuchende Flüssigkeit dienen.

Wie darüber hinaus aus den Figuren 14 -17 hervorgeht, werden durch Einsatz einer Lift-off-Maske 14 (Figur 14) an den Seitenwänden 15 der Struktur 17 die Seitenbereiche freigehalten und dort metallisch bedampft, wodurch an diesen Seitenbereichen Kontaktflächen 15' entstehen, die über elektrische Leiterbahnen mit den Pads 4 verbunden sind, sodass ein ausreichender Platz zum Löten in diesen metallischen Bereichen 15' vorhanden ist. Nach Fertigstellung dieser Struktur werden die Module 2, wie in Figur 17 dargestellt, voneinander getrennt. In der Figur 18 sind nach dem vorgenannten Verfahren hergestellte, bereits bei 16 vereinzelte Module 2 dargestellt, über denen ein Hohlraum 24 generiert wurde, der von einer weiteren Lage 22 abgedeckt und von Wänden 21 begrenzt wird, wobei auf der Lage 22 eine Antenne 23 aufgedampft ist, die über ebenfalls durch metallische Bedampfung erzeugte Leiterbahnen mit den metallischen Seitenwänden 15' verbunden ist. Der Hohlraum 24 dient beispielsweise bei RF-Chips dazu, eine geringere Dämpfung der elektromagnetischen Wellen auf dem Chip zu realisieren.

Die in den Figuren dargestellten Alternativen bezüglich des Aufbaus der Module können, wie ebenfalls in Figur 18 angedeutet, auch miteinander kombiniert werden, so dass oberhalb des Bauteils 2 mehrere Lagen mit unterschiedlichen Aufgaben erzeugt werden.