L'invention concerne un procédé de lecture d'un dispositif d'imagerie destiné à la prise d'image dans un détecteur comprenant un grand nombre de points photosensibles appelés pixels généralement organisés en matrice.

Dans un détecteur, un pixel représente l'élément sensible élémentaire du détecteur. Chaque pixel convertit un rayonnement électromagnétique, ou un flux de charges pour un photoconducteur, auquel il est soumis en un signal électrique. Les signaux électriques issus des différents pixels sont collectés lors d'une phase de lecture de la matrice puis numérisés de manière à pouvoir être traités et stockés pour former une image. Les pixels sont souvent formés d'une zone photosensible délivrant un courant de charges électriques en fonction du flux de photons qu'elle reçoit, et d'un circuit électronique de traitement de ce courant. La zone photosensible comprend généralement un élément photosensible, ou photodétecteur, qui peut par exemple être une photodiode, une photorésistance ou un phototransistor. On trouve des matrices photosensibles de grandes dimensions qui peuvent posséder plusieurs millions de pixels.

Un détecteur de rayonnement peut être utilisé pour l'imagerie de rayonnements ionisants, et notamment les rayonnements X ou γ, dans le domaine médical, par exemple pour la détection d'images radiologiques, ou celui du contrôle non destructif dans le domaine industriel. Les éléments photosensibles permettent de détecter un rayonnement électromagnétique visible ou proche du visible. Ces éléments ne sont pas, ou peu, sensibles au rayonnement incident au détecteur. On utilise alors fréquemment un convertisseur de rayonnement appelé scintillateur qui convertit le rayonnement incident, par exemple un rayonnement X, en un rayonnement dans une bande de longueurs d'onde auxquelles sont sensibles les éléments photosensibles présents dans les pixels. Une alternative consiste à réaliser l'élément photosensible dans un autre matériau, appelé photoconducteur, réalisant la conversion directe du rayonnement X en charges électriques. C'est le cas par exemple des matrices dans lesquelles un premier substrat pixellisé en Tellurure de Cadmium (CdTe) est connecté pixel par pixel à un circuit de lecture CMOS qui ne possède donc plus la fonction de détection.

Il est connu de réaliser un circuit électronique de traitement au moyen d'un suiveur de tension permettant de lire les charges accumulées dans l'élément photosensible, charges formant un photosignal. Une source de courant assure l'alimentation du pixel pendant sa lecture.

Pour améliorer la qualité de l'image utile et réduire le niveau de bruit dans l'image utile, on peut effectuer une lecture de chacun des pixels de la matrice en double échantillonnage corrélé, bien connu dans la littérature anglo-saxonne sous le nom de Correlated Double Sampling (CDS). Ce procédé consiste à réaliser deux opérations de lectures successives d'un même pixel, la première, sans le photosignal, juste après une remise à zéro, la seconde, avec le photosignal, sans qu'il y ait eu de remise à zéro entre ces deux lectures. Une soustraction des niveaux obtenus lors de chacune des opérations de lecture permet de s'affranchir du niveau de bruit lié à la remise à zéro du pixel. La proximité temporelle des deux opérations de lecture permet de s'affranchir de certaines dérives en température du détecteur.

Un inconvénient majeur de la lecture en double échantillonnage corrélé est l'allongement du temps de lecture du détecteur. En effet, il est nécessaire pour une ligne de la matrice de réaliser les deux opérations de lecture ainsi que l'opération de remise à zéro avant d'entamer la lecture de la ligne suivante. En supposant que les opérations de lecture et de remise à zéro occupent chacune une même durée, la lecture complète de la matrice en double échantillonnage corrélé nécessite trois fois plus de temps qu'une lecture simple sans double échantillonnage.

L'invention vise à améliorer la lecture de la matrice en double échantillonnage corrélé en réduisant le temps nécessaire à la lecture de l'ensemble des lignes de la matrice.

A cet effet, l'invention a pour objet un procédé de lecture d'un dispositif d'imagerie destiné à la prise d'image et comprenant plusieurs pixels organisés en lignes et en colonnes formant une matrice, les pixels d'une même colonne étant reliés à un conducteur de colonne permettant de lire successivement des photosignaux acquis par les pixels de la colonne, le procédé consistant pour chacun des pixels à réaliser une phase de lecture en double échantillonnage corrélé, la phase de lecture comprenant une opération de remise à zéro du pixel suivie de deux opérations de lecture, la première, sans photosignal, et la seconde avec le photosignal, caractérisé en ce que pour les pixels d'une même colonne, on enchaîne successivement trois étapes :

1 . une première des opérations de lecture du pixel d'une première ligne,

2. une des opérations de lecture d'une seconde ligne,

3. une seconde des opérations de lecture du pixel de la première ligne.

Grâce à l'invention on met à profit le temps séparant les deux lectures de la première ligne (étape 2) pour effectuer une opération de lecture sur la seconde ligne et éventuellement une autre opération. Pour un pixel de type 3T, durant l'étape 2, on remet à zéro la première ligne. Pour un pixel de type 4T durant l'étape 2, on effectue le transfert de charge de la première ligne. Ceci permet de réduire la durée de la lecture complète de la matrice tout en conservant les avantages de la lecture en double échantillonnage corrélé.

L'invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description détaillée d'un mode de réalisation donné à titre d'exemple, description illustrée par le dessin joint dans lequel :

la figure 1 représente un exemple de matrice de pixels dans laquelle l'invention peut être mise en œuvre ;

la figure 2 représente sous forme de chronogramme des signaux de pilotage de la lecture et de la remise à zéro pour quatre lignes consécutives de la matrice de la figure 1 ;

la figure 3 représente un exemple de circuit permettant le pilotage d'une matrice selon le chronogramme de la figure 2 ;

les figures 4 et 5 représentent des variantes de chronogramme de signaux de pilotage de la matrice de la figure 1

la figure 6 représente un autre exemple de matrice de pixels dans laquelle l'invention peut être mise en œuvre ;

la figure 7 représente sous forme de chronogramme des signaux de pilotage de la matrice de la figure 6. Par souci de clarté, les mêmes éléments porteront les mêmes repères dans les différentes figures.

La figure 1 représente schématiquement une matrice de deux lignes et deux colonnes pour simplifier la compréhension. Quatre pixels sont formés, chacun à l'intersection d'une ligne et d'une colonne. Il est bien entendu que les matrices réelles sont généralement beaucoup plus grandes et possèdent un grand nombre de lignes et de colonnes.

Chaque pixel comprend une zone photosensible représentée ici par une photodiode D et un circuit électronique de traitement formé de trois transistors T1 , T2 et T3. Sur la figure 1 , les repères de la photodiode D et des trois transistors sont suivi de deux coordonnées (i,j) pouvant prendre le rang de la ligne pour i et le rang de la colonne pour j. Dans la pratique ce type de pixel peut comprendre d'autres composants, notamment d'autres transistors. C'est pourquoi ce pixel est aussi appelé pixel de type 3T, car possédant au moins trois transistors dont la fonction de chacun va être décrite plus loin.

De façon générale, il est connu de réaliser des matrices de pixels comprenant des transistors mettant en œuvre des semi-conducteurs complémentaires en silicium cristallin connus dans la littérature anglo- saxonne par leur abréviation CMOS pour : « Complementary Métal Oxide Semiconductor ». L'invention ne se limite pas à ce type de transistors, on peut par exemple la mettre en œuvre pour des matrices comprenant des transistors à effet de champ à couches minces connus dans la littérature anglo-saxonne sous le nom de TFT pour : « Thin-film transistor ». Les transistors de type TFT peuvent être à base d'oxydes métalliques comme par exemple les transistors à base d'oxyde amorphe ou cristallin d'indium, de gallium et de zinc connus sous leur abréviation anglo-saxonne : IGZO. D'autres familles de transistors de type TFT peuvent être mises en œuvre comme par exemple les TFT organiques, les TFT en silicium amorphe, les TFT en silicium polycristallin ...

Les pixels d'une même colonne ou plus généralement d'une même rangée partagent un transistor T5 et un circuit de lecture S situés en extrémité de colonne. Le transistor T5 et le circuit de lecture S sont reliés aux pixels de la colonne au moyen d'un conducteur Col. Les pixels d'une même ligne sont raccordés à quatre conducteurs véhiculant des signaux Phijigne, Vdd, V_ran et Phi_ran permettant de commander chacune des lignes de pixels.

Le transistor T1 permet de réinitialiser la tension de la cathode de la photodiode D, à la tension V_ran, lors d'une opération de remise à zéro pendant laquelle le signal de commande Phi_ran est actif.

Lors d'une phase de prise d'image, intervenant après une opération de remise à zéro, l'éclairement reçu par la photodiode D fait décroître le potentiel de sa cathode. Cette phase de prise d'image est suivie d'une phase de lecture pendant laquelle, on lit le potentiel de la photodiode D. Pour ce faire, on rend passant le transistor T3, qui a donc un rôle d'interrupteur, grâce à la commande Phijigne appliquée à sa grille.

Le transistor T2 fonctionne en suiveur, et le transistor T5 fonctionne en source de courant. Les transistors T2 et T5 forment alors un étage suiveur de tension qui recopie la tension présente sur la cathode de la photodiode D, et la reproduit, à un décalage près, sur l'entrée du circuit de lecture S en extrémité de colonne. Pour réaliser sa recopie, le transistor T2 nécessite un courant de polarisation circulant dans son drain et sa source. Ce courant est imposé par un générateur de courant formé par un transistor T5 commun ou non à plusieurs pixels. Dans l'exemple représenté, le transistor T5 est commun à une colonne de pixels.

La tension Vs présente à l'entrée du circuit de lecture S peut s'exprimer :

Vs = Vp - V _T - K (1 )

Où Vp est la tension de la cathode de la photodiode, V _T est la tension seuil du transistor T2, et K est une constante liée entre autres à la valeur du courant délivré par le transistor T5.

Les tensions V_ran et Vdd peuvent être identiques.

Les circuits d'adressage, généralement des registres à décalage, générant les signaux de commande Phijigne et Phi_ran ne sont pas représentés sur la figure 1 et sont disposés en extrémité de ligne.

Une caractéristique principale du pixel de type 3T est que les charges accumulées sur la cathode de la photodiode D sont directement lues dès que le transistor de lecture T3 est passant. Aucune autre commande que celle du transistor T3 n'est nécessaire pour lire le photosignal. Les différentes sorties des circuits de lecture S des différentes colonnes sont ensuite multiplexées par un étage non représenté sur la figure, de façon à obtenir un signal vidéo d'une ligne ou d'une portion de ligne.

II est aussi possible de n'utiliser qu'un seul transistor T5 source de courant, pour toute la matrice, à condition de le commuter successivement sur les différentes colonnes, au fur et à mesure de la lecture de ces mêmes colonnes. La lecture en double échantillonnage corrélé consiste à réaliser pour un pixel donné deux opérations de lecture, la première, sans le photosignal, juste après une opération de remise à zéro, la seconde avec le photosignal, sans qu'il y ait eu de remise à zéro entre ces deux lectures. Dans le cas de la matrice de la figure 1 possédant des pixels de type 3T, une opération de prise d'image au cours de laquelle le photosignal apparaît à la cathode de la diode D se fait entre les deux opérations de lecture. Tous les pixels d'une même ligne sont lus simultanément. Au cours d'une opération de lecture, le transistor T3 est rendu passant au moyen du signal Phijigne. Au cours d'une opération de remise à zéro, le transistor T1 est rendu passant au moyen du signal Phi_ran.

La figure 2 représente, sous forme de chronogramme, le signal de lecture Phijigne et le signal de remise à zéro Phi_ran pour quatre lignes consécutives I, 1+1 , I+2 et I+3 de la matrice représentée sur la figure 1 . Les signaux Phijigne et Phi_ran sont des signaux logiques pouvant prendre deux états. Par commodité, on représente un signal dans un état logique haut lorsque ce signal rend le transistor correspondant passant. Il ne s'agit là que d'une convention et les valeurs de tensions des états logiques dépendent du type de transistor utilisé.

Pour la ligne I, on enchaîne pour une trame t une opération de remise à zéro 1 1 _t , une première opération de lecture 12 _t , une opération de prise d'image 13 _t et une seconde opération de lecture 14 _t . Après l'opération de lecture 14 _t , on reprend l'opération de remise à zéro 1 1 _t+ i et la première opération de lecture 12 _t+ i pour la trame suivante t+1 . Sur la figure 2, apparaît également une opération de lecture 14M , correspondant à la trame précédente t-1 juste avant l'opération de remise à zéro 1 1 _t . Pour la ligne 1+1 , on enchaîne une opération de remise à zéro 15 _t , une première opération de lecture 16 _t , une opération de prise d'image 17 _t et une seconde opération de lecture 18 _t . Pour la ligne 1+1 , on retrouve également d'une part l'opération de lecture 18 _t -i de la trame précédente t-1 et d'autre part l'opération de remise à zéro 15 _t+ i et l'opération de lecture 16 _t+ i de la trame suivante t+1 . Selon l'invention, on enchaîne successivement l'opération de lecture 14M de la première ligne I, l'opération de lecture 18M de la seconde ligne 1+1 et l'opération de lecture 12 _t de la première ligne I. Avantageusement, l'opération de lecture 18 _t- i et l'opération de remise à zéro 1 1 _t sont réalisées simultanément. De même l'opération de lecture 12 _t et l'opération de remise à zéro 15 _t peuvent être réalisées simultanément. Pour simplifier la compréhension de l'invention on considère que les durées des opérations de lecture et de remise à zéro sont égales. Dans la pratique, une des opérations peut nécessiter une durée d'ouverture du transistor correspondant plus longue. On se cale sur l'opération la plus longue. Par ailleurs, pour une même ligne, on peut prévoir un léger temps mort entre les opérations de lecture et de remise à zéro afin d'éviter que les transistors T1 et T2 conduisent simultanément ce qui conduirait à lire une tension influencée par V_ran sur le conducteur de colonne Col à la place des seules charges accumulées sur la cathode de la photodiode D. Pour les lignes I+2 et I+3, on retrouve le même enchaînement des signaux de lecture et de remise à zéro que pour les lignes I et 1+1 sans aucune simultanéité de signaux entre les deux paires de lignes. Plus précisément, pour la ligne I+2, un second signal de lecture 19 _t- i de la trame t-1 intervient après le premier signal de lecture 16 _t de la trame t. De façon plus générale, on intercale une opération de lecture d'une ligne entre deux opérations de lecture d'une autre ligne. Autrement dit, les opérations de lecture de deux lignes différentes sont entrelacées. Et avantageusement, on a simultanéité d'une lecture et d'une remise à zéro pour deux lignes distinctes, et consécutives dans l'exemple représenté.

Le pilotage des signaux de lecture et de remise à zéro peut se faire au moyen d'un circuit logique programmable, comme par exemple un réseau de portes programmables in situ bien connu dans la littérature anglo- saxonne sous le nom de FPGA, pour : « Field-Programmable Gâte Array ». Il est également possible de piloter ces deux signaux au moyen d'un circuit intégré spécialisé, bien connu dans la littérature anglo-saxonne sous le nom d'ASIC pour : « Application-Specific Integrated Circuit ». Un exemple d'un tel circuit spécialisé 20 est représenté sur la figure 3. Dans cet exemple, ce circuit permet de piloter les signaux de deux lignes. Il est bien entendu possible de mettre en œuvre un circuit spécialisé pilotant un plus grand nombre de lignes et/ou d'autres fonctions.

Le circuit 20 comprend quatre bascules D 21 , 22, 23 et 24 ainsi que deux cellules OU 25 et 26. Les entrées d'horloge CP des quatre bascules 21 , 22, 23 et 24 reçoivent un signal d'horloge extérieur CK et les entrées de remise à zéro CD des quatre bascules 21 , 22, 23 et 24 reçoivent un signal de remise à zéro extérieur RST. L'entrée D de la bascule 24 reçoit un signal d'entrée IN provenant d'un autre circuit spécialisé pilotant les deux lignes I-2 et 1-1 . La sortie Q de la bascule 24 est reliée à l'entrée D de la bascule 23 et à une première entrée de la cellule 26. La sortie Q de la bascule 23 délivre le signal Phi_ran (I), est reliée à l'entrée D de la bascule 22 et à une première entrée de la cellule 25. La sortie Q de la bascule 22 délivre le signal Phi_ran (1+1 ), est reliée à l'entrée D de la bascule 21 et à une seconde entrée de la cellule 26. La sortie Q de la bascule 21 est relié à une seconde entrée de la cellule 25 et délivre un signal de sortie OUT destiné à former le signal IN du circuit spécialisé pilotant les lignes I+2 et I+3. La sortie de la cellule 25 délivre le signal Phijigne (1+1 ) et la sortie de la cellule 26 délivre le signal Phijigne (I). Les figures 2 et 3 décrivent l'entrelacement d'opérations de lecture ainsi qu'une simultanéité d'opérations de lecture et de remise à zéro pour deux lignes consécutives. Autrement dit, les lignes I, 1+1 , I+2 et I+3 sont consécutives. Cela permet de simplifier le pilotage des signaux Phijigne et Phi_ran correspondants. A titre de variante, il est possible de mettre en œuvre l'entrelacement et la simultanéité pour des lignes non consécutives. La figure 4 décrit l'entrelacement et la simultanéité entre deux lignes paires I et I+2 et entre deux lignes impaires 1+1 et I+3. Pour ne pas surcharger la figure, seule une partie du chronogramme a été représentée, sans les opérations de prise d'image. Autrement dit, on saute une ligne pour réaliser l'entrelacement et la simultanéité. Un saut de lignes plus important est également possible. Cette variante permet d'éviter la commande de lignes successives, Cette variante permet d'éviter que la commande d'une ligne ne perturbe la ligne voisine. Plus précisément, on évite que la remise à zéro d'une ligne ne perturbe la lecture d'une ligne voisine.

La figure 5 décrit une autre variante dans laquelle l'entrelacement et la simultanéité ne sont pas symétriques. Dans cette variante, pour la ligne 1+2, la seconde opération de lecture 51 _t -i de la trame t-1 est réalisée simultanément avec l'opération de remise à zéro 52 _t de la trame t pour la ligne I. La première opération de lecture 53M de la trame t-1 pour la ligne I+3 est réalisée simultanément avec l'opération de remise à zéro 54 _t de la trame t pour la ligne 1+1 . La première opération de lecture 55 _t de la trame t pour la ligne I+2 est réalisée simultanément avec l'opération de remise à zéro 56 _t de la trame t pour la ligne I+3. L'opération de lecture 51 _t -i de la ligne I+2 est intercalée entre deux opérations de lecture de la ligne I : l'opération 57 _t- i de la trame t-1 et l'opération 58 _t de la trame t. De même L'opération de lecture 53M de la ligne I+3 est intercalée entre deux opérations de lecture de la ligne 1+1 : l'opération 59M de la trame t-1 et l'opération 60 _t de la trame t. La figure 6 décrit représente schématiquement un autre exemple de matrice de deux lignes et deux colonnes de pixels de type 4T. Comme précédemment, Il est bien entendu que les matrices réelles sont généralement beaucoup plus grandes et possèdent un grand nombre de lignes et de colonnes. Les pixels de type 4T comprennent en plus de la photodiode D et des trois transistors T1 , T2 et T3 précédemment décrits à l'aide de la figurel , un quatrième transistor T4 ainsi qu'une capacité de stockage C. On utilise avantageusement une jonction PN polarisée en inverse pour réaliser cette capacité. Un condensateur peut également être mis en œuvre. On utilise généralement une diode D pincée, bien connue dans la littérature anglo-saxonne sous le nom de « pinned diode ». Le transistor T4 permet d'isoler la photodiode D et la capacité de stockage C. Le transistor T4 est piloté par un signal de transfert de ligne Tx propre à chaque ligne de la matrice. Les matrices formées de pixels de type 4T sont mieux adaptées au double échantillonnage corrélé. En effet, pour une même trame, les deux opérations de lecture d'un pixel peuvent être réalisées après l'opération de prise d'image. Entre les deux opérations de lecture, on intercale une opération de transfert des charges de la diode D vers la capacité de stockage C. Avant la première opération de lecture, on effectue l'opération de remise à zéro du pixel au moyen du transistor T1 piloté par le signal Phi_ran. Cette opération de remise à zéro n'agit que sur la capacité de stockage C, pas sur la diode D. De façon générale, on regroupera sous l'appellation pixel de type 4T des pixels comprenant le transistor T4 permettant un transfert de charge entre une photodiode D et une capacité de stockage C, quelque soient les fonctions et transistors supplémentaires que peut avoir ce pixel. Dans un pixel de type 4T, pour lire un photosignal, deux commandes sont nécessaires : une commande de transfert de charge assurée par le transistor T4 et une commande de lecture de ligne assurée par le transistor T3.

Dans un pixel de type 4T, il est possible de réaliser les deux opérations de lecture en fermant le transistor T3 en continu et de réaliser le transfert de charge, à l'aide du transistor T4, pendant la fermeture du transistor T3. Durant cette lecture en continu, on effectue deux échantillonnages, le premier avant le transfert de charge et le second après. Ce mode opératoire présente un inconvénient. Plus précisément, la période séparant les deux échantillonnages doit être suffisante pour stabiliser le transfert de charge. Cette période représente un temps mort inutilisable du fait de la fermeture du transistor T3. En interrompant la lecture d'une ligne et en intercalant pendant ce temps mort la lecture d'une autre ligne, l'invention met à profit le temps mort nécessaire au transfert de charge. Ceci permet de réduire la durée totale de lecture de l'ensemble de la matrice.

La figure 7 représente sous forme de chronogramme des signaux de pilotage de quatre lignes consécutives de la matrice de la figure 6. Sur cette figure, l'opération de prise d'image n'apparait pas, car l'ensemble des commandes intervient après cette opération. Pour la ligne I, on enchaîne une opération de remise à zéro 71 , une première opération de lecture 72, une opération de transfert de charge 73 de la diode D vers la capacité de stockage C et une seconde opération de lecture 74. Pour la ligne 1+1 , on enchaîne une opération de remise à zéro 75, une première opération de lecture 76, une opération de transfert de charge 77 de la diode D vers la capacité de stockage C et une seconde opération de lecture 78. Pour la ligne I+2, on enchaîne une opération de remise à zéro 79, une première opération de lecture 80, une opération de transfert de charge 81 de la diode D vers la capacité de stockage C et une seconde opération de lecture 82. Pour la ligne I+3, on enchaîne une opération de remise à zéro 83, une première opération de lecture 84, une opération de transfert de charge 85 de la diode D vers la capacité de stockage C et une seconde opération de lecture 86. Selon l'invention, on enchaîne successivement l'opération de lecture 72 de la première ligne I, l'opération de lecture 76 de la deuxième ligne 1+1 et l'opération de lecture 74 de la première ligne I. De plus, l'opération de transfert de charge 73 de la première ligne I et la première opération de lecture 76 de la deuxième ligne 1+1 sont réalisées simultanément.

Avantageusement, on réalise simultanément une opération de lecture et une opération de remise à zéro sur deux lignes différentes. Plus précisément, l'opération de lecture 72 de la ligne I et l'opération de remise à zéro 75 de la ligne 1+1 sont simultanées. L'opération de lecture 78 de la ligne 1+1 et l'opération de remise à zéro 79 de la ligne I+2 sont simultanées. L'opération de lecture 80 de la ligne I+2 et l'opération de remise à zéro 83 de la ligne I+3 sont simultanées.

Avantageusement, une autre simultanéité d'opération de lecture et de transfert de charge peut être réalisée : la seconde opération de lecture 74 de la première ligne I et l'opération de transfert de charge 77 de la deuxième ligne 1+1 peuvent être réalisées simultanément. De même, l'opération de transfert de charge 81 et la première opération de lecture 84 peuvent être réalisées simultanément. La seconde opération de lecture 82 et l'opération de transfert de charge 85 peuvent être réalisées simultanément.

Dans les deux modes de réalisation mettant en œuvre des pixels de type 3T ou 4T, les différentes lignes pour lesquelles on réalise un enchaînement d'opérations de lecture peuvent être consécutives ou non.