Mikroprozessorsystem zur Steuerung bzw. Regelung von zumindest zum Teil sicherheitskritischen Prozessen

Die Erfindung betrifft ein Mikroprozessorsystem gemäß Anspruch 1 und dessen Verwendung in Kraftfahrzeugsteuergeräten .

Aus der DE 195 29 434 Al (P 7959) geht ein Mikroprozessorsystem für sicherheitskritische Anwendungen gemäß dem Oberbegriff von Anspruch 1 hervor. In diesem Mikroprozessorsystem sind aus Gründen der Redundanz zwei gleichartige Mikroprozessorkerne (Kernredundanz) vorgesehen, welche taktsynchron und parallel das gleiche Programm abarbeiten. Die den Mikroprozessorsystemen zugeordneten Bussysteme sind ebenfalls zweifach vorhanden, jedoch ist der Speicher aus Kostengründen nicht vollsymmetrisch aufgebaut. Es hat sich gezeigt, dass eine hohe Fehlererkennungsrate erreicht werden kann, wenn an einem der beiden Bussysteme lediglich Prüfdaten in einem Prüfdatenspeicher mit geringerem Speicherumfang gespeichert werden, welche den vollständigen Daten im vollständigen Speicher eindeutig zugeordnet sind. Damit beiden Kernen jeweils alle Daten redundant zur Verfügung stehen, wird ständig ein Vergleich der vollständigen Daten mit den Prüfdaten unter Verwendung von Hardware-Generatoren durchgeführt. Die Hardware-Generatoren können entweder Prüfdaten erzeugen oder die Prüfdaten zum Vergleich mit Hilfe der vollständigen Daten vervollständigen (Datenfehlerkorrektur ) .

Die vorliegende Erfindung setzt sich zum Ziel, eine alternatives zweikerniges Mikroprozessorsystem anzugeben, welches ebenfalls einen vollständigen Speicher und einen Prüfdatenspeicher mit geringerer Größe zur Speicherung von Redundanzinformationen umfasst, welche den im vollständigen Speicher gespeicherten Originaldaten zugeordnet sind, und wobei das Mikroprozessorsystem gegenüber entsprechenden zweikernigen Mikroprozessorsystem eine erhöhte Fehlererkennungsrate auf-

wei st .

Diese Aufgabe wird erfindungsgemäß gelöst durch das Mikroprozessorsystem gemäß Anspruch 1.

Das Mikroprozessorsystem gemäß der Erfindung umfasst zwei in einem Chipgehäuse integrierte Zentralrecheneinheiten.

Jeder Recheneinheit ist ein eigenes Bussystem (erster und zweiter Bus) zugeordnet, so dass dieses ebenfalls redundant ausgeführt ist.

An dem ersten Bus ist zumindest ein vollständiger Speicher angeordnet. Am zweiten Bussystem befindet sich mindestens ein Prüfdatenspeicher, welcher gegenüber dem vollständigen Speicher am ersten Bussystem einen reduzierten Speicherumfang hat.

Im Prüfdatenspeicher am zweiten Bus werden Prüfdaten gespeichert, die mit Daten des Speichers am ersten Bussystem zusammenhängen. Das Speichern der Prüfdaten dient zur Erkennung von typischen Datenspeicherfehlern, welche bei Schreiboder Leseoperationen in seltenen Fällen vorkommen können. Die Erkennung solcher Fehler kann auch dadurch erfolgen, dass der vollständige Speicher doppelt vorhanden ist und die Daten zweimal in identischer Form gespeichert werden. Dies ist jedoch kostenintensiv, da der Speicher einen beträchtlichen Teil der Herstellungskosten eines Chips einnimmt. Es hat sich gezeigt, dass entsprechend dem Mikroprozessorsystem nach der vorliegenden Erfindung eine ausreichende Fehlererkennung auch mit einem im Speicherplatzbedarf reduzierten Redundanzspeicher, dem Prüfdatenspeicher vorgenommen werden kann. Hierzu wird beispielsweise zu einem Datenwort (Datum) im vollständigen Speicher eine PrüfInformation oder ein

Prüfwert (z.B. Paritätsinformation, Hamming-Code oder dergleichen) im Prüfdatenspeicher gespeichert. Im einfachsten Fall kann das ein Paritätsbit der Breite 1 Bit sein. Komplexere Codierungsverfahren, z.B. Hamming-Codes können auch eine Fehlerkorrektur ermöglichen sowie mehrfache Fehler erkennen. Die Paritätsinformation kann wortweise und/oder aus mehreren Datenworten des vollständigen Speichers zusammenge- fasst (blockweise Prüfdatenkodierung) gebildet sein.

Bevorzugt ist nur ein Teil des vollständigen Speichers durch einen Prüfdatenspeicher am zweiten Bus abgesichert. In diesem Fall gibt es folglich Speicherbereiche im vollständigen Speicher, die nicht gegen Fehler abgesichert sind. Diese Speicherbereiche können mit weniger wichtigen Programmfunktionen gefüllt werden, welche nicht sicherheitskritisch sind. Es ist aber auch möglich, dass der gesamte vollständige Speicher durch den Prüfdatenspeicher am zweiten Bus abgesichert ist.

Die Bussysteme umfassen außerdem Vergleichs- und/oder Treiberkomponenten, welche den Datenaustausch und/oder Vergleich von Daten zwischen den beiden Bussystemen ermöglichen.

Zumindest am zweiten Bussystem ist ein an sich bekannter Hardware-Prüfdatengenerator angeordnet, welcher beispielsweise durch logische Gatter realisiert ist. Die für die Erkennung von Speicherfehlern notwendigen PrüfInformationen werden demzufolge nicht von einer Zentralrecheneinheit (CPU) erzeugt, sondern durch einen sogenannten, physikalisch von der CPU getrennt angeordneten Hardware-Prüfdatengenerator . Ein Hardware-Prüfdatengenerator ist vorzugsweise eine im wesentlichen festverdrahtete Halbleiterstruktur, welche nach einer vorgegebenen Logik bestimmte Arbeitsschritte zur Datenverarbeitung und/oder Signalverarbeitung selbstständig

ohne Hilfe einer Zentralrecheneinheit durchführt. Die vom Hardware-Generator durchgeführten Operationen könnten zwar im Prinzip auch von der Zentralrecheneinheit durchgeführt werden, jedoch ist dies - neben einer möglichen erhöhten Fehlerrate - in der Regel mit einem höheren Taktzyklenverbrauch verbunden, wodurch die Laufzeit stark erhöht werden würde .

Bei dem vollständigen Speicher handelt es sich bevorzugt um einen Schreib-/Lesespeicher . Es ist aber auch möglich, dass ein Nur-Lesespeicher (z.B. ROM, Otp-ROM, EPROM, EEPROM oder Flash-ROM) nach dem erfindungsgemäßen Prinzip abgesichert wird.

Das aus der DE 195 29 434 Al bekannte Verfahren der Absicherung mit einem Prüfdatenspeicher erfüllt zwar die für heutige Anwendungen erforderlichen Anforderungen an Verfügbarkeit, jedoch existieren außer den erwähnten Speicherfehlern auch zusätzliche Fehlerarten, welche sich durch die bekannte Architektur nicht absichern lassen. So lassen sich zum Beispiel Fehler auf dem Adress-Bus und Fehler des Adress- Dekoders nicht erkennen. Zwar würde eine blockweise Prüfda- tenkodierung zur Erzeugung von PrüfInformationen die Erkennung dieser zusätzlichen Fehlerarten zulassen, jedoch wäre dieses Verfahren auf die Anwendung eines Festwertspeichers beschränkt. Daher wird gemäß der Erfindung zumindest ein Teil des vollwertigen Speichers am ersten Bus mittels eines ebenfalls am ersten Bus angeordneten zusätzlichen weiteren Prüfdatenspeichers und entsprechenden Prüfdaten abgesichert. Hierdurch wird eine Erkennung der vorstehend erwähnten zusätzlichen Fehlerarten erreicht.

Vorzugsweise ist im Mikroprozessorsystem nach der Erfindung eine Einrichtung zur Adressfehlererkennung implementiert.

Diese ist insbesondere so ausgestaltet, dass Mittel vorgesehen sind, welche die Adresse der abzusichernden Daten bei der Berechnung der Prüfdaten einbeziehen. Ganz besonders bevorzugt werden beim Schreiben insbesondere die Prüfdaten, welche z.B. Prüfbits sind, nicht nur an Hand der Datenbits berechnet, sondern an Hand der abzusichernden Daten und der zugehörigen Adresse. Auf diese Weise können Adressierungsfehler beim Lesen der Daten erkannt werden. Die Adressfeiererkennung ist vorzugsweise an jedem der beiden Bussysteme vorhanden .

Ein alternativ bevorzugtes Mittel zur Adressfehlererkennung besteht in einer zusätzlich im Mikroprozessorsystem implementierten Einrichtung, die im Hintergrund einen oder mehrere Tests zur Adressfehlererkennung durchführt. Diese Art der Fehlererkennung wird zweckmäßigwerweise nicht parallel während Schreib-/Lesezugriffen durchgeführt. Diese Fehlererkennungsmaßnahme wird vielmehr insbesondere nur im Rahmen einer periodischen gesonderten Prüfung durchgeführt, bei der bevorzugt keine weiteren wesentlichen CPU-Aktivitäten vorliegen. Die hier beschriebene alternative Adressfehlererkennung kann als Software oder als Hardware-Maßnahme ausgeführt sein. Die hier beschriebenen Mittel können insbesondere innerhalb der CPU oder innerhalb der Hardware State Maschine als nach Art eines eingebauten Selbsttests ausgeführt werden .

Gemäß dem Selbsttest wird bevorzugt der Speicher mit einem vordefinierten Muster (Pattern) beschrieben und anschließend ausgelesen. Das Muster kann besonders bevorzugt so ausgelegt sein, dass mögliche Decodierungsfehler oder Ansteurungsfeh- ler absichtlich zu einer Verfälschung der Daten führen. Beim Auslesen wird dieser absichtlich herbeigeführte Fehler dann erkannt .

Zusätzlich oder alternativ zu den beiden vorstehend erwähnten Fehlererkennungseinrichtung ist bevorzugt ein Adressie- rungsfehlererkennungsmittel implementiert, bei dem in eine Speicherzelle die Adresse der Speicherzelle geschrieben und danach überprüft wird.

Ein Beispiel für die zuvor beschriebene Methode ist der sogenannte „Address-to-Data" Test. Gemäß diesem Test wird jede Speicherstelle mit dmn Zahlenwert der Adresse der Speicherstelle beschrieben:

Adresse Datum OxOO 0x00 0x01 0x01

Oxff Oxff

Bei einem Fehler wird dann eine Zahl nicht zurückgelesen, eine andere dafür doppelt.

Der Prüfdatenspeicher, der gemäß der Erfindung eingesetzt wird, ist im Prinzip ein herkömmlicher Schreib-/Lese- speicher, jedoch mit einem gegenüber dem vollständen Speicher reduzierten Speicherumfang.

Die Mikroprozessorsysteme sind in einem gemeinsamen Chipgehäuse integriert und werden bevorzugt taktsynchron betrieben. Bevorzugt sind beide Systeme auf einem gemeinsamen Halbleitermaterial angeordnet.

Das Mikroprozessorsystem umfasst zwei Bussysteme, welche bevorzugt jeweils aus einem Datenbus, Adressbus und Kontrollbus bestehen.

Neben dem oder den Schreib-/Lesespeichern ist zum Betrieb des Mikroprozessorsystems natürlich auch zumindest ein Festwertspeicher vorhanden. Unter dem Begriff Festwertspeicher wird gemäß der Erfindung ein zumindest für eine gewisse Zeit nicht flüchtiger Speicher, wie insbesondere vom Typ ROM, Flash-ROM oder OTP-ROM verstanden. Entsprechend dem Prinzip der Kernredundanz ist es dabei nicht unbedingt nötig, dass an beiden Bussystemen vollständige bzw. inhaltlich identische Festwertwertspeicher vorhanden sind. Wenn das Redundanzkonzept, was bevorzugt ist, auch auf den Festwertspeicher übertragen wird, dann ist vorgesehen, dass durch entsprechende PrüfInformationen sichergestellt ist, dass die Daten des Festwertspeichers abgesichert sind. Dies kann insbesondere durch einen kleineren Festwertspeicher am zweiten Bus erreicht werden, welcher an Stelle der Daten geeignete PrüfInformation enthält.

Bevorzugt werden in dem Mikroprozessorsystem nach der Erfindung Prüfdaten zusätzlich am ersten Bus im physikalischen Speicher oder zumindest in unmittelbarer Nähe des vollwertigen Schreib-/Lesespeichers gespeichert. In unmittelbarer Nähe bedeutet, dass die entsprechenden Chipstrukturen aneinander angrenzen, so dass die notwendige geringe Laufzeit der Daten eingehalten werden kann.

Das Mikroprozessorsystem ist bevorzugt so aufgebaut, dass bei einem Lesezyklus die Daten des vollständigen Speichers mit diesen Daten zugeordneten Prüfdaten durch eine oder mehrere Hardware-Prüfeinheiten verglichen werden, welche insbesondere im oder in der Nähe des Daten-Speicherbereichs positioniert ist/sind. Die Hardware-Korrektureinheit (en) korrigieren die Daten im Falle eines Fehlers mit Hilfe der Prüfdaten. Durch diese Korrektur lassen sich beispielsweise Ein-

fachfehler, wie z.B. ein falsches Bit, ohne weiteres korrigieren, so dass das Mikroprozessorsystem nicht abgeschaltet werden muss. Je nach Komplexität des Prüfwortes können so auch kompliziertere Fehler abgefangen werden. Ist eine Korrektur nicht erfolgreich, dass heißt, war der Fehler in den Daten so komplex, dass durch Verknüpfung mit den Prüfinformationen die korrigierten Daten immer noch fehlerhaft sind, so werden diese durch eine bevorzugt vorhandene weitere Vergleichseinheit, die die auf den parallelen Bussystemen anstehenden Daten vergleicht, entdeckt. Als Folge davon wird zweckmäßigerweise ein Fehlersignal auf einer geeigneten Fehlerleitung ausgegeben, welche insbesondere das Mikroprozessorsystem stilllegt oder von der weiteren Elektronik abkoppelt. Hierdurch wird beispielsweise in einem elektronischen Bremssystem wirksam verhindert, dass irrtümlich die Ventiltreiber angesteuert werden.

Im Gegensatz zu bekannten fehlerkorrigierenden/fehlererkennenden Mikroprozessoren, die das Prinzip der Kernredundanz nutzen, und in denen lediglich Mechanismen zur Erkennung/Korrektur von Fehlern in einer Speicherzelle vorhanden waren, ist es gemäß der Erfindung nun möglich, den gesamten Speicher abzusichern. Dies ermöglicht die Ausweitung des verwendeten Redundanzkonzepts vom Nur-Lesespeicher auch auf den Datenspeicher. Hierdurch lassen sich die Herstellungskosten unter Beibehaltung der vorhandenen Sicherheitsanforderungen weiter absenken.

Weitere bevorzugte Ausführungsformen ergeben sich aus den Unteransprüchen und der nachfolgenden Beschreibung eines Ausführungsbeispiels an Hand einer Figur.

Es zeigt

Fig. 1 einen zweikernigen integrierten MikroController mit einem Datenspeicher und zusätzlichem Prüfspeicher .

Der MikroController in Fig. 1 umfasst zwei Zentralrecheneinheiten (CPU) 1, 2, die taktsynchron arbeiten. Beide Mikrocomputer arbeiten das gleiche Programm ab. Jede Einheit ist jeweils getrennt einem Adress- und Datenbus zugeordnet. An CPU 1 ist ein vollständiger Datenspeicher 7 angeschlossen, welcher zum Teil durch einen Prüfdatenspeicher 51 am zweiten Bus abgesichert ist. Das Mikroprozessorsystem umfasst weiterhin einen als Hardware-Element ausgeführten Vergleicher 3, mit dem die anstehenden Adressen und Daten der beiden Bussysteme ständig miteinander verglichen werden. Bei Nichtübereinstimmung wird ein Fehlersignal erzeugt. Zur vereinfachten Darstellung sind in den Figuren die bei Mikroprozessorsystemen üblicherweise vorhandenen Komponenten, wie Ein- gabe-/Ausgabeeinheiten, Nur-Lesespeicher, etc. nicht näher dargestellt. Diese nicht dargestellten Komponenten entsprechen im wesentlichen dem in der WO99/35543 beschriebenen kernredundanten MikroController.

Prüfdatenspeicher 51 am zweiten Bus besitzt gegenüber Speicher 7 einen um den Faktor 8 reduzierten Speicherumfang. In Speicher 51 werden Prüfdaten gespeichert, welche praktisch gleichzeitig bei jedem Schreibvorgang von Daten durch CPU 1 in Speicher 7 durch Hardware-Generator 6 erzeugt werden. Durch die Erzeugung der Prüfdaten ohne programmtechnische Mittel kann der Schreibvorgang im Prinzip ohne erhöhten Taktzyklenverbrauch durchgeführt werden. Zusätzlich werden im physikalischen Speichermodul des Speichers 7 in andere Speicheradressen 5 dieses Speichers die bereits für Speicher 51 erzeugten Prüfdaten noch ein weiteres Mal abgelegt. Die dabei verwendeten Codes für die Fehlerkorrektur und für die

Fehlererkennung können identisch oder unterschiedlich ausgeführt sein, so dass die Prüfdaten entweder identisch oder unterschiedlich sind.

Beim Lesen wird Speicher 7 von CPU 1 über Adressdekoder 8 adressiert. Während des Lesevorgangs ist Hardware-Einheit 6 aktiv. In Hardware-Einheit 6 werden die Daten entsprechend dem Prüfdatenerzeugungsverfahren (z.B. Hamming-Code) überprüft und ggf. sofort korrigiert. über die in Block 3 enthaltenen Bustreiber werden die anstehenden Daten gleichzeitig CPU 1 und CPU 2 zur Verfügung gestellt. Während des Lesevorgangs durch CPU 1 wird außerdem parallel zum Datenlesen von CPU 2 über Adressdekoder 9 Speicher 51 adressiert. Speicher 51 enthält ebenfalls Prüfdaten zur Fehlererkennung, welche insbesondere Prüfsummen der Daten in Speicher 7 sind. Falls Daten und Prüfdaten nicht zueinander passen, wird e- benfalls ein Fehler erkannt. Am zweiten Bus findet zwar auch eine Fehlererkennung statt, jedoch bezieht sich diese auf ggf. im Bereich des ersten Bus korrigierte Daten. Diese Prüfung wird in Hardware-Vergleicher 4 vorgenommen, welcher e- benfalls ein Fehlersignal erzeugen kann. Der Prüfdatenspei- cher 5 ist in räumlicher Nähe des Datenspeichers 7 angeordnet, damit eine Korrektur der Daten innerhalb kurzer Zeit erfolgen kann und damit noch im Rahmen des vorgegebenen Ti- mings möglich ist.