本发明涉及分频器设计领域， 尤其涉及一种多模可编程分频器。 背景技术

为提高系统的频谱利用率， 移动通信系统大都采用频分复用技术， 收 发机进行通信时的信道将会根据信道占用情况 、 信道质量等进行实时切换。 频率合成器为收发机提供载波信号， 而可编程分频器则是频率合成器中的 核心器件， 它直接控制着信道的选择， 是整个可调谐芯片设计的关键。 因 此， 高的工作频率、 宽的分频比范围、 低功耗等通常是系统对分频器的一 般要求。

多模可编程分频器是一种基于 2/3 分频单元级联来设计的可编程分频 器， 其分频比的范围容易扩展， 并且这种结构中的模块电路基本一致， 可 复用性强。 现有技术中一种宽范围的多模可编程分频器如 图 1 所示， 根据 所需分频比的最大值确定 2/3分频单元的总个数 n, 再根据最小分频比的值 确定无需加置数端的 2/3分频单元的数量 Ne,各 2/3分频单元串接，其中， 前 Ne级为标准的 2/3分频级联， 后面的各级为带扩展位的 2/3分频级联。 这种电路可以有效地扩展多模可编程分频器的 分频比。

其中， 传统 2/3分频单元的结构如图 2所示， 传统 2/3分频单元具有一 触发信号输入端 f _in 、 一模式控制信号输入端 modi、 一置数端 P、 一触发信 号输出端 f。、 以及一模式控制信号输出端 mod。； 触发信号输出端 f。连接于 后一级 2/3分频单元的触发信号输入端 f _in , 置数端 P用以接收除数信号， 以选择该分频单元进行除 2或除 3工作模式，第一级 2/3分频单元的触发信 号输入端 ^连接来源脉沖。带扩展位的 2/3分频单元是由传统的 2/3分频单 元改进而来， 其结构如图 3 所示， 通过增加两个或门和一个反向器， 在实 现最高分频比的多模可编程分频器的基础上通 过禁用部分的 2/3 分频单元 实现分频范围的向下扩展。

传统的多模可编程分频器是采用电流型逻辑（ CML, Current Mode Logic ) 结构的电路， 其功耗非常大， 且电路较复杂。基于真单相时钟（TSPC, True Single Phase Clock )结构电路的多模可编程分频器， 相比采用 CML结构电 路的多模可编程分频器， 可以有效地降低电路的功耗。 但是现有的多模可 编程分频器在不同分频比下， 由于每个 2/3分频单元都处于工作模式下， 势 必造成多模可编程分频器功耗的浪费。 发明内容

为解决现有存在的技术问题， 本发明实施例提供一种多模可编程分频 器。

本发明实施例提供一种多模可编程分频器， 包括： 由级联的 2/3分频单 元构成的主分频级， 所述级联的 2/3分频单元中不带分频比扩展位的 2/3分 频单元的数量为 Ne, 带分频比扩展位的 2/3 分频单元的数量为 n-Ne, Ne 为所述多模可编程分频器的有效位数，

所述多模可编程分频器还包括： 实时功耗控制电路和电源开关控制晶 体管，

所述实时功耗控制电路由 n-Ne-1级两输入与门组成， 第 n级 2/3分频 单元的分频比控制位 P[n]的反向信号 Pinv[n]连接第 n级 2/3分频单元的电 源控制位 power— Ctrl; 第 n级 2/3分频单元的分频比控制位 P[n]的反向信号 Pinv[n]、 以及第 n-1 级 2/3 分频单元的分频比控制位 P[n-1]的反向信号 Pinv[n- 1 ] ,对应连接到第 n级与门的两输入端，第 n级与门的输出端一方面 连接到第 n-1级 2/3分频单元的 Power— Ctrl端， 另一方面与第 n-2级 2/3分 频单元的分频比控制位 P[n-2]的反向信号 Pinv[n-2]对应连接到第 n-1级与门 的两输入端； 依此类推， 直至第 n-Ne级 2/3分频单元和第 n-Ne-1级与门； 所述电源开关控制晶体管的漏极连接相应带分 频比扩展位的 2/3 分频 单元的电源端， 源极连接供电电源， 栅极连接相应带分频比扩展位的 2/3 分频单元的 Power— Ctrl端。

其中， 所述级联的 2/3分频单元的总数 n根据所需最大分频比确定， 所 述最大分频比为 2 ⁿ⁺¹ -l , 所述多模可编程分频器的最小分频比根据所述 多模 可编程分频器的有效位数 Ne确定， 所述最小分频比为 2 ^Ne+1 。

其中， 所述带分频比扩展位的 2/3分频单元， 其扩展位的反向信号输出 P2inv为实时控制信号， power— Ctrl为被控端， 3个触发器 DFF1、 DFF2、 DFF3是含双输入 Dl、 D2的触发器， DFF4是单输入触发器， 所有触发器 的时钟来源于触发信号输入端 fin; DFF4的 QB端接触发信号输出端 fo; DFF3的 D2端接模式控制信号输入端 modi, Dl端接 DFF4的 Q端； DFF2 的 D2端接置数端 PI , D1端接 DFF3的 Q端； DFF1的 D2端接 DFF2的 QB端， D1端接 DFF4的 QB端、 即 fo; DFF4的 D端接 DFF1的 Q端； 置 数端 P2接反向器 INV1的输入端， INV1的输出端接 P2inv和与门 AND1 的输入端， DFF3的输出 Q端同时接到 AND1的另一个输入端， AND1的输 出端接到模式控制信号输出端 modo; PI和 P2也接到与门 AND2的输入端， AND2的输出端接到 P0 ₁₂ ; 所有 DFF的源端 Vt接到电源开关控制晶体管 的漏极， 电源开关控制晶体管的栅极接到 power— Ctrl, 电源开关控制晶体管 的源端接到电源。

其中， 所述带分频比扩展位的 2/3分频单元采用真单相时钟 D触发器 TSPC DFF。

其中，所述带分频比扩展位的 2/3分频单元采用内置与门的 TSPC DFF。 其中， 所述电源开关控制晶体管为 P沟道场效应晶体管 PMOS。

本发明实施例所提供的一种多模可编程分频器 ， 通过增设的实时功耗 控制电路和电源开关控制晶体管， 能够实时地控制多模分频器在不同分频 比下 2/3分频单元的工作状况， 有效地避免多模可编程分频器功耗的浪费。 附图说明

图 1为现有技术中一种宽范围的多模可编程分频� �的结构示意图； 图 2为现有技术中传统 2/3分频单元的结构示意图；

图 3为现有技术中带扩展位的 2/3分频单元的结构示意图；

图 4为本发明实施例的一种多模可编程分频器的� �构示意图； 图 5为本发明实施例的一种 2/3分频单元的结构示意图；

图 6为本发明实施例的一种 TSPC DFF的电路结构示意图；

图 Ί为本发明实施例的一种内置与门的 TSPC DFF的电路结构示意图。 具体实施方式

下面结合附图和具体实施例对本发明的技术方 案进一步详细阐述。 本发明实施例提供的一种多模可编程分频器， 如图 4所示， 包括： 由 级联的 2/3分频单元构成的主分频级， 所述级联的 2/3分频单元中不带分频 比扩展位的 2/3分频单元的数量为 Ne, 带分频比扩展位的 2/3分频单元的 数量为 n-Ne, Ne为所述多模可编程分频器的有效位数； 所述级联的 2/3分 频单元的总数 n根据所需最大分频比确定， 所述最大分频比为 2 ⁿ⁺¹ -l , 所述 多模可编程分频器的最小分频比根据所述多模 可编程分频器的有效位数 Ne 确定， 所述最小分频比为 2 ^Ne+1 ; 在图 4所示的结构图中， 前 Ne级为标准的 2/3 分频单元（即不带分频比扩展位的 2/3 分频单元）级联， 后续的 n-Ne 级为带分频比扩展位的 2/3分频单元级联；

该多模可编程分频器还包括： 实时功耗控制电路和电源开关控制晶体 管， 其中，

实时功耗控制电路由 n-Ne-1级两输入与门组成， 第 n级 2/3分频单元 的分频比控制位 P[n]的反向信号 Pinv[n]连接第 n级 2/3分频单元的电源控 制位 power— Ctrl;第 n级 2/3分频单元的分频比控制位 P[n]的反向信号 Pinv[n]、 以及第 n-1级 2/3分频单元的分频比控制位 P[n-1]的反向信号 Pinv[n-1], 对 应连接到第 n级与门的两输入端， 第 n级与门的输出端一方面连接到第 n-1 级 2/3分频单元的 Power— Ctrl端， 另一方面与第 n-2级 2/3分频单元的分频 比控制位 P[n-2]的反向信号 Pinv[n-2]对应连接到第 n-1级与门的两输入端； 依此类推， 直至第 n-Ne级 2/3分频单元和第 n-Ne-1级与门。

在图 4所示的结构图中， ^表示触发信号输入端， f。表示触发信号输出 端， modi表示模式控制信号输入端， mod。表示模式控制信号输出端， power— Ctrl表示电源控制位。

电源开关控制晶体管的漏极连接所述带分频比 扩展位的 2/3 分频单元 的电源端， 源极连接供电电源。 较佳的， 所述电源开关控制晶体管可以是 P 沟道场效应晶体管 （ PMOS管）。

其中，本发明实施例中多模可编程分频器内带 分频比扩展位的 2/3分频 单元，其结构如图 5所示，本发明实施例的带分频比扩展位的 2/3分频单元， 是基于现有技术中带分频比扩展位的 2/3分频单元改进来实现的；本发明实 施例的带分频比扩展位的 2/3分频单元，其扩展位 P[n]的反向信号输出 P2inv 为实时控制信号， power— Ctrl 为被控端， 3 个触发器 DFF1、 DFF2、 DFF3 是含双输入 Dl、 D2的触发器， DFF4是单输入触发器， 所有触发器的时钟 来源于触发信号输入端 fin; DFF4的 QB端接输出 fo(即触发信号输出端）； DFF3的 D2端接模式控制信号输入端 modi, D1端接 DFF4的 Q端； DFF2 的 D2端接 P1端 (置数端）， D1端接 DFF3的 Q端； DFF1的 D2端接 DFF2 的 QB端， D1端接 DFF4的 QB端、 即 fo; DFF4的 D端接 DFF1的 Q端； P2端 （置数端）接 INV1 (反向器） 的输入端， INV1的输出端接 P2inv和 AND1 (与门）的输入端， DFF3的输出 Q端同时接到 AND1的另一个输入 端， AND1的输出端接到模式控制信号输出端 modo; PI和 P2也接到 AND2 (与门） 的输入端， AND2的输出端接到 P0 ₁₂ ; 所有 DFF的源端 Vt接到 电源开关控制晶体管（如 PMOS管 PM1 )的漏极， 电源开关控制晶体管（如 PM1 )的栅极接到 ower ctrl, 电源开关控制晶体管（如 PM1 )的源端接到 电源。 电源开关控制晶体管 PM1的漏极连接 2/3分频单元的源端 Vt, 源极 连接供电电源，那么电源开关控制晶体管根据 power— Ctrl接收到的信号来控 制给对应 2/3分频单元的电源连接或断开，进而实现对多 模可编程分频器功 耗的实时控制。

较佳的，本发明实施例中带分频比扩展位的 2/3分频单元可以采用如图 6所示的 TSPC DFF的电路结构，该电路采用了优化毛刺和电荷 共享效应的 技术， 从而能够提高多模可编程分频器的工作速度；

较佳的，本发明实施例中带分频比扩展位的 2/3分频单元还可以采用图 7所示的内置与门的 TSPC DFF的电路结构， 通常情况下， 与门和 D触发 器是两个不同部分， 而图 7所示结构是在图 6所示结构基础上的改进， 它 将与门和 D触发器结合在一起， 即仅增加 D2端连接的 PMOS管 PM1和 NMOS管 NM1 , 实现了与门和图 6的功能， 从而缩短关键路径的长度， 减 少晶体管的个数， 提高工作频率， 降低功耗。

综上所述， 本发明实施例的多模可编程分频器， 通过增设的实时功耗 控制电路和电源开关控制晶体管， 能够实时地控制多模分频器在不同分频 比下 2/3分频单元的工作状况， 有效地避免多模可编程分频器功耗的浪费； 另外， 本发明实施例的电路结构简单， 只在原多模可编程分频器基础上增 加一系列与门和 PMOS管， 而且所增加的门电路工作在输出信号频率， 不 增加额外功耗。

以上所述， 仅为本发明的较佳实施例而已， 并非用于限定本发明的保 护范围。