以下、本発明の好ましい実施形態を、図面� ��参照しながら説明する。

 (第1の実施形態)

 図1は、本発明の第1の実施形態に係る不揮� �性記憶素子の構成例を示す断面図である。� �1に示すように、本実施形態の不揮発性記憶� ��子101は、第1の電極111と第2の電極113との間� �抵抗変化材料からなる可変抵抗層112を挟ん� �素子構成となっており、基板120の上に形成� �れている。この第1の電極111と第2の電極113と の間に、所定の極性、電圧および幅を有する 電気的パルスを印加することにより、素子の 抵抗値を再現性よく、かつ複数の異なるある 一定の抵抗値を有する状態に変化させること ができる。それらの変化後の状態は、十分長 い時間その状態を保持することができるため 、複数の異なる状態を複数の値に対応させる ことにより多値を記憶可能な記憶素子として 動作させることができる。

 可変抵抗層112は、抵抗変化材料としてのタ� ��タル酸化物で構成されている。ここで、こ� ��タンタル酸化物は、TaO _x と表した場合に0<x<2.5を満足するもので� �る。可変抵抗層112の厚みは、例えば20nmとす� ��ことができる。基板120としては、シリコン� ��結晶基板または半導体基板を用いることが� ��きるが、これらに限定されるわけではない� ��また、第1の電極111及び第2の電極113の電極� �料として、Pt(白金)を用いている。ここで、� ��極の厚みは例えば200nm、電極のサイズは、� �えばおおよそ3μm ² とすることができる。

 図2は、本発明の第1の実施形態に係る不� �発性記憶素子が備える第1および第2の電極間 に印加する電気的パルスを示した図である。 ここでは、電圧V、パルス幅δtで規定される� �気的パルスを示している。電圧は、第2の電� ��113を基準とした第1の電極111の電位で定義す る。

 図3は、本発明の第1の実施形態に係る不� �発性記憶素子が備える第1および第2の電極間 に、図2に示した電圧V、パルス幅100nsの電気� �パルスを印加した後、第1および第2の電極間 に電圧Vreadを印加して記憶素子の抵抗値Rを測 定した結果を模式的に示した図である。

 なお、本実施の形態の両電極間に印加さ� ��る電気的パルスの電圧V1乃至V6のうち、電圧 V1、V4及びV6は正の電圧であってV1>V4>V6の� ��係を有し、電圧V2、V3及びV5は負の電圧であ� ��てV5>V3>V2の関係を有している。図3及び� ��れ以降の記載では、電圧V2、V3及びV5が負の� ��圧であることを明確にするために、-V2,-V3及 び-V5と表す。

 初期の状態が高低のいずれの抵抗値を有す� ��場合であっても、両電極間に電圧V1(>0)の� ��気的パルスを印加すると、抵抗値がR _H なる高抵抗状態(S1)に変化する。状態(S1)にお� ��て、正の電圧を有する電気的パルスを両電� ��間に印加した場合は、抵抗値はR _H のままで変化しない。これに対し、(S1)の状� �において、負の電圧Vを有する電気的パルス� ��両電極間に印加すると、電圧の絶対値がV5� �下の場合では抵抗値はR _H のまま変化しないが、電圧の絶対値がV5を超� ��ると抵抗値はR _H よりも低い値に変化する。そして、電圧-V3の 電気的パルスを両電極間に印加すると、抵抗 値が最小値R _L を有する低抵抗状態(S3)に変化する。

 更に、絶対値をV3よりも大きい負の電圧Vの� ��気的パルスを両電極間に印加すると、抵抗� ��は再び上昇し、電圧-V2の電気的パルスを両� ��極間に印加すると抵抗値がほぼR _H の高抵抗状態(S2)となる。この状態(S2)におい� ��、負の電圧を有する電気的パルスを両電極� ��に印加した場合は、抵抗値はR _H のまま変化しない。これに対し、(S2)の状態� �おいて、正の電圧Vを有する電気的パルスを� ��電極間に印加すると、電圧の絶対値がV6以� �の場合では抵抗値はR _H のまま変化しないが、電圧の絶対値がV6を超� ��ると抵抗値はR _H よりも低い値に変化する。そして、電圧V4の� ��気的パルスを両電極間に印加すると、抵抗� ��が最小値R _L を有する低抵抗状態(S4)に変化する。

 更に、絶対値をV4よりも大きい正の電圧Vの� ��気的パルスを両電極間に印加すると、抵抗� ��は再び上昇し、電圧V1の電気的パルスを両� �極間に印加すると抵抗値がほぼR _H の高抵抗状態(S1)となる。

 図4は、本発明の第1の実施形態に係る不揮� �性記憶素子が備える可変抵抗層の両電極と� �界面近傍の構成を概念的に示す断面図であ� �、(a)は図3に示した高抵抗状態(S1)における構 成を、(b)は同じく高抵抗状態(S2)における構� �を、(c)は同じく低抵抗状態(S3)及び(S4)におけ る構成をそれぞれ示している。

 図4(a)に示すように、高抵抗状態(S1)にお� �ては、可変抵抗層112の第1の電極111との界面� ��傍(上部界面層)が高抵抗の状態にあり、同� �く第2の電極113との界面近傍(下部界面層)が� �抵抗の状態にある。他方、図4(b)に示すよう� ��、高抵抗状態(S2)においては、可変抵抗層112 の上部界面層及び下部界面層がそれぞれ低抵 抗及び高抵抗の状態にあり、また、図4(c)に� �すように、低抵抗状態(S3)及び(S4)においては 、可変抵抗層112の上部界面層及び下部界面層 が共に低抵抗の状態にある。

 高抵抗状態(S1)及び(S2)では抵抗値として同� �R _H を有しているものの、図4(a)及び(b)に示すと� �り、その内部状態は異なっているため、(S1)� ��び(S2)を区別することができる。これに対し 、低抵抗状態(S3)及び(S4)の場合、図4(c)に示す ように内部状態は同様であり、また、現時点 ではこれらを判別する方法はないため、(S3)� �び(S4)を異なる状態として認識することはで� ��ない。

  [実施例及び比較例]

 図1に示した本発明の第1の実施形態に係る� �揮発性記憶素子と同一構造の素子を実施例� �して作製し、その実施例の特性を調べた。� �お、この実施例では、可変抵抗層112としてTa O _x (x=1.5)を用いている。

 図5Aは、実施例の不揮発性記憶素子の特� �を示す図である。図5Aにおいて、縦軸は素子 の抵抗値を、横軸は両電極間に印加する電圧 をそれぞれ示している。

 この図5Aを参照すると、図3を参照して上述� ��た本実施形態の不揮発性記憶素子と同一の� ��性をこの実施例が有していることを確認す� ��ことができる。すなわち、この実施例が、� ��電極間に印加される電圧に応じて、高抵抗� ��態(S1)及び(S2)並びに低抵抗状態(S3)及び(S4)を とり得ることを確認することができる。その ため、この実施例は、多値の情報を安定して 読み書きすることができる不揮発性記憶素子 として機能するといえる。なお、この実施例 において、図3に示した各電圧の値は、おお� �そV1=3V、-V2=-3V、-V3=-2V、V4=1.6V、-V5=-0.5V、V6=0.5 Vとなっている。

 次に、比較例として、Fe酸化物で可変抵抗� �を構成した不揮発性記憶素子を作製し、そ� �特性を調べた。なお、この比較例の可変抵� �層以外の構成は、上記の実施例の場合と同� �である。

 図5Bは、比較例の不揮発性記憶素子の特� �を示す図である。図5Bを参照すると明らかな ように、比較例においては、本実施形態の不 揮発性記憶素子のような高抵抗状態(S1)及び(S 2)並びに低抵抗状態(S3)及び(S4)を確認するこ� �はできない。そのため、この比較例は、多� �の情報を安定して読み書きすることは困難� �あるといえる。

 なお、本実施形態においては、可変抵抗層� ��してタンタル酸化物を用いているが、それ� ��外の金属酸化物であっても、本実施形態の� ��合と同様な高抵抗状態及び低抵抗状態をと� ��得ると考えられる。そのような金属酸化物� ��しては、例えば、Ti(チタン)、V(バナジウム) 、Zr(ジルコン)、Nb(ニオブ)、Hf(ハフニウム)、 及びW(タングステン)などが挙げられる。V、Nb はTaと同族(5族)元素であり、また、5族の前後 の族に属しているTi、Zr、Hf(4族)とW(6族)はTaと 比較的性質が似ていることが知られているた め、これらの元素であってもTaと同様な効果� ��奏する。

  [書き込み方法及び読み出し方法]

 図3に示した特性を有する素子を用いて、” 0”および”1”をそれぞれ、高抵抗状態およ� ��低抵抗状態に対応させることにより、1ビッ トの情報を記憶する不揮発性メモリとして動 作させることが可能である。例えば、”0”� �よび”1”を(S1)および(S3)の状態にそれぞれ� �応させることが考えられる。この場合、電� �V1を両電極間に印加することにより高抵抗状 態(S1)に変化させ、その(S1)の状態において電� ��-V3の電気的パルスを両電極間に印加するこ� ��により、低抵抗状態(S3)に変化させる。ここ で、両電極間に電圧の絶対値がV5およびV6よ� �も小さい電圧Vreadの電気的パルスを印加して 素子の抵抗値を読み取り、その抵抗値がR _H 及びR _L の何れであるかを判別することで、抵抗値を 変化させることなく(S1)及び(S3)の状態を区別� ��ることができる。

 また、1ビットの情報を記憶する別の方法と して、高抵抗状態(S2)及び低抵抗状態(S4)を用� ��ることも可能である。この場合、電圧-V2を� ��電極間に印加することにより高抵抗状態(S2) に変化させ、その(S2)の状態において電圧V4の 電気的パルスを両電極間に印加することによ り、低抵抗状態(S4)に変化させる。ここで、� �電極間に電圧の絶対値がV5およびV6よりも小� ��い電圧Vreadの電気的パルスを印加して素子� �抵抗値を読み取り、その抵抗値がR _H 及びR _L の何れであるかを判別することで、抵抗値を 変化させることなく(S2)及び(S4)の状態を区別� ��ることができる。

 その他、この素子の状態(S1)乃至(S3)を用い� �3値の情報を記憶させることも可能である。� ��の場合、電圧V1の電気的パルスを両電極間� �印加することにより、抵抗値がR _H である(S1)の状態に変化させる。また、電圧-V 2の電気的パルスを両電極間に印加すること� �より、抵抗値がR _H である(S2)の状態に変化させる。さらに、電� �V1の電気的パルスを両電極間に印加すること により、(S1)の状態に変化させた後、電圧-V3� �電気的パルスを印加することにより、状態(S 3)に変化させる。このようにして得られる(S1) 乃至(S3)の状態をそれぞれ3値の情報に割り当� ��ることにより、3値の情報の書き込みが可能 になる。

 以上のようにして3値の情報が書き込まれた 場合に、それらの情報を読み出すためには、 3つの異なる状態を判別する必要がある。そ� �判別する方法は、次のとおりである。まず� �第1のステップとして、両電極間に電圧の絶� ��値がV5およびV6よりも小さい電圧Vreadの電気� ��パルスを印加して素子の抵抗値を読み取り� ��その抵抗値がR _H 及びR _L の何れであるかを判別することで、状態(S1)� �至(S3)の何れであるかを判別する。即ち、素� ��の抵抗値がR _H であれば、その状態は(S1)または(S2)であるこ� ��がわかる。また、素子の抵抗値がR _L であれば、その状態は(S3)であることがわか� �。したがって、もし、抵抗値がR _L であれば、状態は(S3)と確定される。他方、� �抗値がR _H の場合は、状態(S1)であるか状態(S2)であるか� ��判別するための第2のステップが必要になる 。

 第2のステップとして、まず両電極間に電圧 V4の電気的パルスを印加する。もし、状態が( S1)であれば、状態は(S1)のまま変化しない。� �方、状態が(S2)であれば、電圧V4の電気的パ� �スにより状態は(S4)に変化する。従って、電� ��の絶対値がV5およびV6よりも小さい電圧Vread� ��電気的パルスを印加して素子の抵抗値を読� ��取り、抵抗値がR _H 及びR _L の何れであるかを判別することで、電圧V4の� ��気的パルスを印加する前の状態が、状態(S1) 及び(S2)の何れであるかを判別することがで� �る。もし、抵抗値がR _H ならば、状態は(S1)と確定され、抵抗値がR _L ならば、状態は(S2)と確定される。このよう� �して、抵抗値がR _H である2つの状態(S1)および(S2)の判別が可能に なる。ここで、状態(S2)であると判別した場� �は、第2のステップで最初に印加した電圧V4� �電気的パルスにより、状態が(S4)に変化して� ��るので、状態(S2)に戻すために、更に電圧-V2 の電気的パルスを両電極間に印加する。

 上記の読み出し方法は、第2のステップに おいて両電極間に印加する電気的パルスによ り、状態が変化する場合があるので、いわゆ る破壊読み出しに該当する。

 以上の様にして、(S1)乃至(S3)の3つの状態� ��用いることにより、本実施形態の不揮発性� ��憶素子を、1ビットを超える3値の記憶素子� �して動作させることが可能になる。

 3つの状態を読み取り、判別するために、次 のような別の方法をとることも可能である。 まず、第1のステップとして、電極間に電圧� �絶対値がV5およびV6よりも小さい電圧Vread1の� ��気的パルスを印加して素子の抵抗値を読み� ��り、抵抗値がR _H 及びR _L の何れであるかを判別することで、状態(S1)� �至(S3)の何れであるかを判別する。即ち、素� ��の抵抗値がR _H であれば、その状態は(S1)または(S2)であるこ� ��がわかる。また、素子の抵抗値がR _L であれば、その状態は(S3)であることがわか� �。従って、抵抗値がR _L であれば、状態は(S3)であると確定される。� �方、抵抗値がR _H の場合は、状態(S1)であるか状態(S2)であるか� ��判別するための第2のステップが必要になる 。

 第2のステップとして、両電極間に電圧の 絶対値がV5およびV6よりも小さい電圧Vread2の� �気的パルスを印加し、更に極性が異なり絶� �値がVread2と等しい電圧-Vread2の電気的パルス� ��印加して、それぞれ抵抗値を測定し、その� ��をR2およびR3とする。

 図6は、状態(S1)及び(S2)において、両電極� ��に印加した電圧の関数として素子に流れる� ��流値を示した図である。図5からわかるよう に、こうして得られた抵抗値は、状態(S1)の� �合はR2>R3となり、状態(S2)の場合はR2<R3と なるため、R2及びR3の値を比較することによ� �、状態(S1)であるか状態(S2)であるかを判別す ることが可能である。この方法によれば、第 2のステップとして、印加する電気的パルス� �電圧の絶対値Vread2は、V5およびV6よりも小さ� ��ため、状態を変化させることなく、即ち非� ��壊で、状態(S1)であるか(S2)であるかを判別� �ることができる。

 上記のように状態(S1)乃至(S3)を用いるの� �はなく、状態(S1)、(S2)及び(S4)を用いて3値の� ��報を記憶させることも可能である。この場� ��の動作に関しては、上記の状態(S1)乃至(S3)� �用いて3値の情報を記憶させる場合と同様な� ��で、説明は省略する。

 こうして、1ビットを超える情報を読み書き する記憶素子として本実施形態の不揮発性記 憶素子を動作させた場合は、各状態の抵抗値 がR _H またはR _L のどちらかであり、十分判別可能な程度にそ の差が大きく、それぞれの状態のリテンショ ン特性も良好である。

 上述したように、本実施形態の不揮発性� ��憶素子は、両電極間に可変抵抗層が介在す� ��構成を1段のみ備えているが、これを多段に して積み重ねる構造であってもよい。その例 を図7に示す。

 図7に示した不揮発性記憶素子101では、両電 極間に可変抵抗層が介在する構成を2段備え� �いる。より具体的には、不揮発性記憶素子10 1は、第1の電極111及び第2の電極113並びにそれ らの電極間に介在される可変抵抗層112からな る積層構造と、第2の電極113及び第3の電極115� ��びにそれらの電極間に介在される可変抵抗� ��114からなる積層構造とを有している。この� ��合、第1の電極111、第2の電極113及び可変抵� �層112を用いて3値の情報を記憶させ、さらに� ��第2の電極113、第3の電極115及び可変抵抗層11 4を用いて3値の情報を記憶させることにより� ��併せて3×3=9値の情報を記憶することが可能� ��なる。

 (第2の実施形態)

次に本発明の第2の実施形態に係る不揮発性� �憶素子について説明する。第2の実施形態は� ��第1の実施形態で示した第1および第2の電極� ��備えた構成に対し、1層の可変抵抗層に対し て更に第3の電極、第4の電極等を追加して、n 個(≧3)の電極を有する構成とした実施形態で ある。このような構成とすることで、更に多 くの情報を記憶させる多値の記憶素子として 動作させることが可能である。以下では、電 極が4個の場合を説明する。

 図8は、本発明の第2の実施形態に係る不揮� �性記憶素子の構成を示した断面図である。� �8に示すように、本実施形態の不揮発性記憶� ��子は、可変抵抗層122の上部および下部にそ� ��ぞれ2個ずつの電極111及び120並びに113及び114 が形成されて構成されている。なお、この図 8では、基板などは省略されている。

 この素子の4つの電極のうち、電極の対を選 別して、第1の電極111および第2の電極113間、� ��1の電極111および第3の電極120間、第1の電極1 11および第4の電極121間、第2の電極113および� �3の電極120間、第2の電極113および第4の電極12 1間、第3の電極120および第4の電極121間、の計 6対の電極間に、第1の実施形態と同様の方法� ��より、高抵抗状態(S1)、高抵抗状態(S2)、及� �低抵抗状態(S3)または(S4)の何れかになるよう に電気的パルスを印加する。これにより、可 変抵抗層122のそれぞれの電極との界面近傍を 高抵抗の状態または低抵抗の状態にすること ができる。その状態の組合せを用いることに より、多値の情報を記憶することが可能にな る。

 表1には、可変抵抗層122の第1の電極111との� �面近傍(上部界面層116)、同じく第2の電極113� �の界面近傍(下部界面層117)、同じく第3の電� �120との界面近傍(上部界面層118)、及び同じく 第4の電極121との界面近傍(下部界面層119)の状 態が示されている。なお、表1における界面1� ��至4は、上部界面層116、下部界面層117、上部 界面層118、及び下部界面層119にそれぞれ対応 する。また、表1において、Hは高抵抗状態を� ��Lは低抵抗状態をそれぞれ示している。

 各状態の組合せのうち、全ての界面近傍� ��状態が高抵抗の状態となる組合せは実現出� ��ないので、状態の組合せの数としては、表1 に示したように、15となる。すなわち、15個� �異なる状態の組合せを実現することができ� �。

 本実施形態の不揮発性記憶素子の読み出し� ��法としては、次のものが挙げられる。まず� ��両電極間に電圧の絶対値がV5およびV6よりも 小さい電圧Vreadの電気的パルスを印加して、� ��子の抵抗値を読み取る。そして、抵抗値がR _L であるか否かを判別する。これにより、それ ぞれの抵抗値を変化させることなく各状態の 組合せを区別することが可能になる。表1に� �したように、抵抗値がR _L か否かによって、12個の異なる状態の組合せ� ��判別することができる。ここで、判別可能� ��各状態の組合せを12値の情報に割り当てる� �とによって、本実施形態の不揮発性記憶素� �を、12値の情報を記憶する多値のメモリとし て動作させることが可能になる。

 (第3の実施形態)
 図9は、本発明の第3の実施形態に係る不揮� �性半導体記憶装置の構成を示すブロック図� �ある。

 図9に示すように、本実施形態に係る不揮発 性半導体記憶装置300は、半導体基板上に、メ モリ本体部301を備えており、このメモリ本体 部301は、メモリアレイ302と、行選択回路/ド� �イバ303と、列選択回路304と、情報の書き込� �を行うための書き込み回路305と、選択ビッ� �線に流れる電流量を検出し、選択セルが高� �抗状態か低抵抗状態かを判定し後述の多値� �定または書き込みの指示判定をするセンス� �ンプ・判定回路306と、端子DQを介して入出力 データの入出力処理を行うデータ入出力回路 307と、2値表現の8ビット分の入力データを3値 表現の6ビットデータに変換するデータエン� �ード回路308と、3値表現の6ビット分の出力デ ータを2値表現の8ビットデータに変換するデ� ��タデコード回路309とを具備している。

 また、不揮発性半導体記憶装置300は、各種� ��圧を生成する電源回路310を備えており、こ� ��電源回路310は、セルプレート電源(VCP電源)31 1、電圧VP1を供給するVP1書き込み電源312、電� �VP2を供給するVP2書き込み電源313、及び電圧VP 4を供給するVP4書き込み電源314を具備してい� �。更に、不揮発性半導体記憶装置300は、外� �から入力されるアドレス信号を受け取るア� �レス入力回路315と、外部から入力されるコ� �トロール信号に基づいて、メモリ本体部301� �動作を制御する制御回路316とを備えている� �

 メモリアレイ302は、半導体基板の上に形成� ��れた、互いに交差するように配列された複� ��のワード線WL0,WL1,WL2,…およびビット線BL0,BL1 ,BL2,…と、これらのワード線WL0,WL1,WL2,…およ� ��ビット線BL0,BL1,BL2,…の交点に対応してそれ� ��れ設けられた複数のメモリセルM11,M12,M13,M21, M22,M23,M31,M32,M33(以下、「メモリセルM11,M12,…� �と表す)とを備えている。

メモリセルM11,M12,…は、多値可変抵抗層を有� ��た不揮発性記憶素子とトランジスタとで構� ��されているが、本実施形態においては、こ� ��不揮発性記憶素子として、第1の実施形態に て説明した、タンタル酸化物を含む可変抵抗 層を電極間に挟んだ不揮発性記憶素子を用い ている。

 また、メモリアレイ302は、ワード線WL0,WL1,WL 2,…に平行して配列されている複数のプレー� ��線PL0,PL1,PL2,…を備えている。

 図9に示すように、メモリセルM11,M12,M13,… においてメモリセルを構成するトランジスタ のドレインはビット線BL0に、メモリセルM21,M2 2,M23,…においてメモリセルを構成するトラン ジスタのドレインはビット線BL1に、それぞれ 接続されている。

 また、メモリセルM11,M21,M31,…においてメ� ��リセルを構成するトランジスタのゲートは� ��ード線WL0に、メモリセルM12,M22,M32,…におい� ��メモリセルを構成するトランジスタのゲー� ��はワード線WL1に、それぞれ接続されている� ��

 また、メモリセルM11,M21,M31,…はプレート� ��PL0に、メモリセルM12,M22,M32,…はプレート線P L1に、それぞれ接続されている。

 アドレス入力回路315は、外部回路(図示せ ず)からアドレス信号を受け取り、このアド� �ス信号に基づいて行アドレス信号を行選択� �路/ドライバ303へ出力するとともに、列アド� ��ス信号を列選択回路304へ出力する。ここで� ��アドレス信号は、複数のメモリセルM11,M12,� �のうちの選択される特定のメモリセルのア� �レスを示す信号である。また、行アドレス� �号は、アドレス信号に示されたアドレスの� �ちの行のアドレスを示す信号であり、列ア� �レス信号は、アドレス信号に示されたアド� �スのうちの列のアドレスを示す信号である� �

 制御回路316は、情報の書き込みサイクル� ��おいては、データ入出力回路307に入力され� ��入力データDinに応じて、書き込み用電圧の� ��加を指示する書き込み信号を書き込み回路3 05へ出力する。他方、情報の読み出しサイク� ��において、制御回路310は、読み出し用電圧� ��印加を指示する読み出し信号を列選択回路3 04へ出力する。

 行選択回路/ドライバ303は、アドレス入力 回路315から出力された行アドレス信号を受け 取り、この行アドレス信号に応じて、複数の ワード線WL0,WL1,WL2,…のうちの何れかを選択し 、その選択されたワード線に対して、所定の 電圧を印加する。

 また、列選択回路304は、アドレス入力回路3 15から出力された列アドレス信号を受け取り� ��この列アドレス信号に応じて、複数のビッ� ��線BL0~BL5,BL6~BL11、…のように6本のビット線� �同時に選択し、その選択したビット線に対� �て、書き込み用電圧または読み出し用電圧� �印加する。

 データエンコード回路308は、書き込みデー� ��としてデータ入出力回路307を介して入力さ� ��る2値表現の8ビット分の書き込みデータを� �3値表現の6ビットデータに変換する。また、 データエンコード回路308は、DE0、DE1及びDE2の 出力を6系統有し、入力データに対応してそ� �各々の何れかがハイレベルとなる信号が並� �に出力する。その対応関係の一例を表2に示� ��。

 入力D0~D7に “0”または“1”の2値表現で入 力される8ビットのデータは2 ⁸ =256通りの組合せが存在する。これを“0”ま� ��は”1“または”2”の3値で記録可能なメモ� ��セルに過不足なく書き込むためには、メモ� ��セルは6ビット必要となる。この場合、3 ⁶ =729通りの情報が記録できるが、その内の書� �みに必要な256通り分についての対応関係を� �2に示している。

 次に、3値表現とメモリセルの抵抗状態との 対応関係の一例を表3に示す。

 この例では、DE0がハイレベルのときはR _H2 、DE1がハイレベルのときはR _L 、DE2がハイレベルのときはR _H1 に各々対応されている。そして、データエン コード回路308は、入力8ビットに対応したメ� �リセル6ビット各々に対し、R _H1 、R _H2 、R _L の何れを書き込むのかの書き込み回路305に対 する指示として、DE0、DE1及びDE2の何れかをハ イレベルに設定する。

 書き込み回路305は、制御回路316から出力さ� ��た書き込み指示信号を受け取った場合、列� ��択回路304を介して選択されたビット線に対� ��て書き込み用電圧を出力する。

 図10は、書き込み回路305の回路図である。� �10に示すように、書き込み回路305は、NMOSト� �ンジスタ330、331、332、333と、ANDゲート334、33 5、336と、インバータ回路337とで構成されて� �る。ここで、NMOSトランジスタ330のドレイン� ��はVP1電源312の出力電圧VP1が入力され、ゲー� ��にはANDゲート334の出力が接続されている。� ��た、NMOSトランジスタ331のドレインにはVP2電 源313の出力電圧VP2が入力され、ゲートにはAND ゲート335の出力が接続されている。また、NMO Sトランジスタ332のドレインにはVP4電源314の� �力電圧VP4が入力され、ゲートにはANDゲート33 6の出力が接続されている。さらに、NMOSトラ� ��ジスタ333のドレインにはVCP電源311の出力電� ��VCPが入力され、ゲートにはインバータ337の� ��力が接続されている。なお、NMOSトランジス タ331、332、333、334のソースはいずれもVWPノー ドに共通接続され列選択回路304に入力されて いる。

 ANDゲート334は、制御回路316から出力される� ��き込み指示信号WENと、データエンコード回� ��308から出力される3値のうちR _H2 の書き込み指示信号DE0との2入力で構成され� �いる。また、ANDゲート335は、制御回路316か� �出力される書き込み指示信号WENと、データ� �ンコード回路308から出力される3値のうちR _H1 の書き込み指示信号DE2との2入力で構成され� �いる。さらに、ANDゲート336は、制御回路316� �ら出力される書き込み指示信号WENと、デー� �エンコード回路308から出力される3値のうちR _L の書き込み指示信号DE1との2入力で構成され� �いる。なお、インバータ337には、制御回路31 6から出力される書き込み指示信号WENが入力� �れる。

 センスアンプ・判定回路306は、情報の読み� ��しサイクルのうち、後述するT1またはT3のサ イクルにおいて、読み出し対象となる選択ビ ット線に流れる電流量を検出し、読出し対象 のメモリセルが高抵抗状態か、低抵抗状態か を判定する。さらにはこのT1およびT3の読み� �しサイクルの結果をもとに、読出し対象の� �モリセルが3値のうち、R _H1 、R _H2 、R _L の何れであるかを決定し、その何れであった かのデータデコード回路309に対する指示とし て、DD0、DD1及びDD2の何れかをハイレベルに設 定する。この場合、表4に従ってDD0、DD1及びDD 2の何れかがハイレベルに設定される。

 データデコード回路309は、書き込みデータ� ��してセンスアンプ・判定回路306より入力さ� ��る3値表現(DD0、DD1、DD2の何れかがハイレベ� �)の6ビット分の読み出しデータを、2値表現� �8ビットデータに変換する。この変換は、デ� ��タエンコード回路308の処理と逆の関係で、� ��2の対応関係に従って行われる。その結果得 られた出力データDOは、データ入出力回路307� ��介して、外部回路へ8ビットデータとして出 力される。

 電源回路310を構成するセルプレート電源(VCP 電源)311、VP1電源312、VP2電源313、VP4電源314は� �図11(a)乃至(d)にそれぞれ示す一般的に知られ ている基準電圧発生器とオペアンプ型電圧ド ライバ42とで構成されている。

 図12は、図9におけるA部の構成(2ビット分の� ��成)を示す断面図である。図12における不揮� ��性記憶素子323が、図9におけるメモリセルM11 ,M12,…に相当し、この不揮発性記憶素子323は� ��上部電極324、タンタル酸化物を含む可変抵� ��層325、および下部電極326から構成され、ワ� ��ド線WL0,WL1の上方にビット線BL0が配され、そ のワード線WL0,WL1とビット線BL0との間に、プ� �ート線PL0,PL1が配置されている。327はプラグ� ��を、328は金属配線層を、329はソース/ドレイ ン領域をそれぞれ示している。

  [不揮発性半導体記憶装置の動作例]
 次に、情報を書き込む場合の書き込みサイ� ��ルおよび情報を読み出す場合の読み出しサ� ��クルにおける第3の実施形態に係る不揮発性 半導体記憶装置の動作例について、説明する 。

 図13は、第1の実施形態の説明と同様の、メ� ��リセルの可変抵抗層325に書き込まれる3値の 抵抗状態(R _H1 、R _H2 、R _L )と、その抵抗状態に設定するために必要な� �圧値との対応関係を示している。図11に示し たVCP電源311、VP1電源312、VP2電源313、VP4電源314 が備える各基準電圧発生器には、ここに示さ れる電圧値が不揮発性半導体記憶装置300の製 造段階で設定されている。

 また、メモリセルの上部電極324はセルプレ� ��ト電源線PL0、PL1、…より常時電圧VCPが供給� ��れており、この上部電極324側の電圧VCPを基� ��として、下部電極326の電圧を所定時間変化� ��せることにより、書き込み動作及び読み出� ��動作が行われる。なお、所定時間電圧印加� ��の下部電極326側にはVCP電圧が印加され、上� ��電極324と下部電極326との間の電位差は0Vの� �態が維持される。また、抵抗状態に影響を� �えないVP5~VP6の間の電圧が、読み出し動作の� ��きに両電極間に印加される読み出し電圧Vrea dとなる。

 まず、読み出しサイクルについて説明する� ��

 図14は読み出しサイクルのフロー図、図15 は読み出しステップ毎のメモリセルの状態図 をそれぞれ示している。

 図14に示すように、読み出しは第1ステップT 1、第2ステップT2、第3ステップT3、及び第4ス� ��ップT4の4つのステップから成り立っている� ��メモリセルに書き込まれている抵抗状態はR _H1 、R _H2 、R _L の3状態が想定され、図14ではその各々の場合 についてステップ毎の抵抗状態の遷移を示し ている。

  [第1ステップT1]

 外部から入力されるアドレス信号で指定さ� ��るメモリセルの抵抗値を読み出す。そして� ��選択されたメモリセルに対してセンスアン� ��・判定回路306よりVread電圧を印加し、そこ� �流れる電流値と所定の電流値とを比較し、� �の大小関係により、高抵抗状態(HR)にあるか� ��抵抗状態にあるかを判定する。この場合、� ��15のT1欄に示すように、選択されたメモリセ ルの抵抗値がR _H1 またはR _H2 の場合、このステップでは区別されずにいず れも高抵抗状態と判定され、R _L の場合は、低抵抗状態と判定される。

  [第2ステップT2]

 第1ステップT1においてメモリセルが高抵抗� ��態であると判定された場合には、所定時間� ��間、電圧VP4が印加される。

 一方、第1ステップT1においてメモリセル� ��低抵抗状態であると判定された場合には、� ��のステップは何も行わないNOP(No Operation)状� ��で維持される。

 図15のT2、T3欄で示されているように、読み� ��しメモリセルの抵抗値がR _H1 である場合に電圧VP4が印加されると、その抵 抗状態は高抵抗値状態から低抵抗値状態に遷 移する。一方、読み出しメモリセルの抵抗値 がR _H2 である場合に電圧VP4が印加されると、抵抗状 態は変化せず、高抵抗値状態のまま維持され る。

  [第3ステップT3]

 第2ステップT2において電圧VP4が印加された� ��モリセルに対し、センスアンプ・判定回路3 06よりVread電圧を印加し、そこの流れる電流� �と所定の電流値とを比較し、その大小関係� �より、高抵抗状態にあるか低抵抗状態にあ� �かを判定する。

 図15のT2、T3欄で示すように、読み出しメモ� ��セルがR _H1 の場合には、第2ステップT2で低抵抗値状態に 遷移しているので低抵抗値状態と判定され、 読み出しメモリセルがR _H2 の場合には、第2ステップT2でも高抵抗状態が 維持されているので高抵抗値状態と判定され る。なお、第2ステップT2においてNOP処理のメ モリセルに対しては本ステップでもNOP処理が 行われる。

 ここまでのステップでメモリセルに書き込� ��れていた抵抗値状態が3値・R _H1 、R _H2 、R _L のいずれであるかが判定でき、その結果に応 じてセンスアンプ・判定回路306の出力DD0、DD1 、DD2の何れか一つをハイレベルに設定し、デ ータデコード回路309に転送し、前述の表2に� �ったデータデコード処理が行われたのち、� �ータ入出力回路307より外部に8ビットのデー� ��として出力される。

  [第4ステップT4]

 第3ステップT3において、R _H1 と判定されたメモリセルに対してのみ、電圧 VP2を印加し、読み出しフローを終了する。図 15のT4欄で示すように、読み出しメモリセル� �R _H1 の場合には、第2ステップT2で低抵抗値状態の R _L に遷移しているので、このように電圧VP2を印 加することにより、元の抵抗値状態であるR _H1 に戻しておく。

 次に、書き込みサイクルについて説明する� ��

 図16は書き込みサイクルのフロー図を、� �17は書き込みステップ毎のメモリセルの状態 図をそれぞれ示している。

 図16に示すように、書き込みは第1ステップT 1及び第2ステップT2の2つのステップから成り� ��っている。メモリセルに書き込まれる抵抗� ��態はR _H1 、R _H2 、R _L の3状態が想定され、図17ではその各々の場合 についてステップ毎の抵抗状態の遷移を示し ている。

  [第1ステップT1]

 このステップは書き込みメモリセルに対す� ��消去動作に相当する。

 外部から入力されるアドレス信号で指定さ� ��るメモリセルに対して、所定時間の間、電� ��VP2が印加される。図17のT1欄に示すように、 メモリセルの抵抗状態は、本書き込みサイク ル以前に該当メモリセルに書き込まれたR _H1 、R _H2 、R _L の何れかであることが想定される。もし前状 態が第1の高抵抗状態であるR _H 1であった場合、電圧VP2の印加によっても抵� �値の状態は影響されず、R _H1 の状態が維持される。もし前状態が第2の高� �抗状態であるR _H2 であった場合、電圧VP2の印加によって一旦R _L 状態に遷移した後 第1の抵抗状態であるR _H1 に遷移する。また、もし前状態が低抵抗状態 であるR _L であった場合、電圧VP2の印加によって第1の� �抗状態であるR _H1 に遷移する。

 以上のように、前状態に依ることなく、同� ��の電圧印加によって同一の抵抗状態であるR _H1 に揃えることができる。

  [第2ステップT2]

 データエンコード回路308の指示信号DE0、DE1� ��DE2に応じて書き込みが行われる。DE2がハイ� ��ベルの場合、第1の高抵抗状態R _H1 の書き込みが指示されていることになる。こ の場合は、第1ステップT1において既にこの状 態に書き込まれているため、NOP処理で何も行 われない。これに対し、DE0がハイレベルの場 合では、第2の高抵抗状態R _H2 の書き込みが指示されていることになるため 、電圧VP1が所定期間印加される。また、DE1が ハイレベルの場合では、低抵抗状態R _L の書き込みが指示されていることになるため 、電圧VP4が所定期間印加される。

 図17のT2欄に示すように、R _H2 書き込みの場合は電圧VP1の印加により一旦R _L に遷移した後、第2の高抵抗値状態R _L2 に遷移する。R _L 書き込みの場合は電圧VP4の印加で低抵抗値R _L に遷移する。

 なお、第3の実施形態の不揮発性半導体記憶 装置300は、8ビット入出力データを6個のメモ� ��セルに対応させて書き込み及び読み出し動� ��を行っている。そのため、本実施形態では3 6=729通りの記録が可能で、その内729-256=473通� �が未使用の状態にある。この未使用領域を� �用し周知の方法を用いることで、殆どチッ� �サイズを増大させることなくさらなる容量� �張を図ることができ、高品質な不揮発性半� �体記憶装置を実現することができる。

 例えば、メモリセル数を同一のまま9ビット (512通りで217通りがまだ未使用)の入出力構成� ��増設した構成にしたり、外部8ビット入出力 データ構成のままで、この未使用領域をエラ ー訂正用のパリティビットを1ビットに割り� �ることにより、チップ内のメモリセル数を� �一のままでエラー訂正機能を備える構成に� �たり等、より高品質なメモリ装置が容易に� �現できる。また、未使用領域を、冗長救済� �の予備メモリセルに用いることも考えられ� �。

 また本実施形態では、内部電源回路として� ��VP1電源312、VP2電源313、及びVP4電源314を個々� ��構成しているが、例えば、VP1電源を外部電� ��のVDDと、またVP2電源をVSS(グランド)電源と� �用するような構成でもよい。

 また本実施形態は1トランジスタ/1不揮発性� ��憶部(1T1R)型メモリセル構造であるが、クロ� ��ポイント型メモリ構造としてもよいことは� ��うまでもない。すなわち、メモリアレイが� ��半導体基板の上に互い平行に形成された複� ��の第1の電極配線と、それらの第1の電極配� �の上方に半導体基板の主面に平行な面内に� �いて互いに平行に且つ複数の第1の電極配線� ��立体交差するように形成された複数の第2の 電極配線と、これらの複数の第1の電極配線� �複数の第2の電極配線との立体交差点に対応� ��て設けられた不揮発性記憶素子とを備えて� ��り、その不揮発性記憶素子として第1の実施 形態の不揮発性記憶素子が用いられる構成で あってもよい。

 さらには、図14及び図16にそれぞれ示した読 み出しフロー及び書き込みフローにおいて、 必要に応じてメモリセルの状態をチェックす るベリファイ動作を追加実施してもよいこと は言うまでもない。

 上記説明から、当業者にとっては、本発明� ��多くの改良や他の実施形態が明らかである� ��従って、上記説明は、例示としてのみ解釈� ��れるべきであり、本発明を実行する最良の� ��様を当業者に教示する目的で提供されたも� ��である。本発明の精神を逸脱することなく� ��その構造及び/又は機能の詳細を実質的に変 更できる。