本発明の実施形態について図面を参照し� ��詳細に説明する。

 (第1の実施形態)
 図4は第1の実施形態による位相比較器を示� �回路図である。図5は第1の実施形態による位 相比較器の動作を示すタイミングチャートで ある。図4および図5を参照して、位相比較器� ��構成および動作について説明する。

 本実施形態の位相比較器はクロック・デ� ��タ再生回路(CDR:Clock and Data Recovery)の構成� �素である。位相比較器は入力信号DINの位相� �入力クロック信号Full-rate CLKの位相を比較し 、比較結果である位相比較信号PD OUTを出力� �る。この位相比較信号PD OUTは、クロック・� ��ータ再生回路におけるクロック再生に用い� ��れる。

 図4参照すると、第1の実施形態の位相比� �器は、データ識別部11、誤差パルス生成部21� ��リファレンスパルス生成部22、差分信号生� �部23、および位相調整部24を有している。

 データ識別部11は、入力クロック信号Full- rate CLKに基づくタイミングで入力データDINを 識別することにより再生データDOUTを生成す� �。データ識別部11は、再生データDOUTの位相� �整が可能な構成である。

 データ識別部11は、シングルエッジトリ� �のD-FF(Dフリップフロップ)である2つの識別器 DEC0,識別器DEC180と、それら2つのD-FFの出力を� �重化する多重化回路MUXとを有するデュアル� �ッジトリガD-FFである。

 識別器DEC0は、入力クロック信号Full-rate C LKを1/2分周した分周クロック信号CK0のタイミ� ��グの立上りタイミングで入力信号DINを識別� ��る。識別器DEC180は、分周クロック信号CK0の� ��イミングの立下りタイミングで入力データD INを識別する。これにより、図5に示すように 、識別器DEC0の出力信号DOUT0と識別器DEC180の出 力信号DOUT180は互いに位相が180°異なるハーフ レートのデータ信号であり、入力データDINの データが信号DOUT0と信号DOUT180に交互に現れる 。

 多重化回路MUXは、識別器DEC0から出力され た信号DOUT0と識別器DEC180から出力された信号D OUT180を位相規定信号CKmuxに応じた位相で交互� ��選択して多重化することにより、フルレー� ��の再生データDOUTを生成する。図5に双方向� �印で示されているように、位相規定信号CKmux の位相を調整することにより、再生データDOU Tの出力位相を調整することができる。

 誤差パルス生成部21は、入力データDINを� �定時間だけ遅延させた信号DIN_delayと再生デ� �タDOUTとの排他的論理和をとることにより、� ��差パルス信号Err.pulseを生成する。この誤差� ��ルス信号Err.pulseは、入力信号DINと本位相比� ��器に入力されるクロック信号full-rate CLKと� �位相差に応じたパルス幅のパルス信号とな� �。

 この構成では、再生データDOUTの出力位相 を調整することは、誤差パルス信号Err.pulseの パルス幅を変化させることと等価なので、そ の調整によって位相比較器の入出力オフセッ トを調整することができる。

 リファレンスパルス生成部22は、再生デ� �タDOUTと、再生データDOUTを(1/2)UI(UI:Unit Interva l)だけ遅延させた信号DOUT_delayとの排他的論理 和をとることにより、リファレンスパルス信 号Ref.pulseを生成する。このリファレンスパル ス信号Ref.pulseは、入力信号DINに応じた一定の パルス幅のパルス信号となる。

 差分信号生成部23は、誤差パルス信号Err.p ulseとリファレンスパルス信号Ref.pulseとの差� �をとることにより、位相比較信号PD OUTを生� ��する。

 位相調整部24は、データ識別部11が再生デ ータを出力するタイミングを調整する。その 調整量は、外部から与えられる調整信号Phase� �Offset ADJにより可変である。

 具体的には位相調整部24は1/2分周器DIVと� �相調整器(Phase Interpolator)PIとを有している。 1/2分周器DIVは入力クロック信号Full-rate CLKを1 /2分周した、互いに90°位相の異なる分周クロ ック信号CK0,CK90を生成する。

 位相調整器PIは、1/2分周器DIVからの2つの� ��周クロックCK0,CK90を基にして、再生データDO UTの出力位相を規定する位相規定信号CKmuxを� �成し、データ識別部11の多重化回路MUXに供給 する。その際、位相調整器PIは、位相規定信� ��CKmuxの位相を調整信号Phase Offset ADJに応じ� �設定する。

 より具体的には、位相調整部PIは、互い� �90°位相の異なるI/Qクロック(CK0,CK90)を調整信 号Phase Offset ADJに応じた重み付けで重み付け 加算することにより、I/Qクロックの中間位相 のクロック信号を生成する構成である。この 重み付け加算のブレンド比を精度良く可変す ることで高精度な位相調整を実現することが できる。

 上述の誤差パルス生成部21で、入力デー� �DINと一定時間だけ遅延させるのは、デュア� �エッジトリガD-FFにおける伝播遅延を補償す� ��ためである。しかし、プロセスのバラツキ� ��動作条件の違いなどによりデュアルエッジ� ��リガD-FFの伝播遅延を正確に補償することは 困難なので、信号DIN_delayと再生データDOUTと� �間には遅延のミスマッチが生じる。

 本実施形態では、データ識別部11におけ� �再生データDOUTの出力位相を調整することに� ��り、誤差パルス生成部21で生成される誤差� �ルス信号Err.pulseのパルス幅を調整し、その� �整によって入力位相オフセットを補償する� �とができるので、位相比較器の位相比較特� �を改善することができる。その結果として� �信システムのBER(Bit Error Rate)やジッタトレ� �ンスの向上が見込まれる。

 また、本実施形態によれば、入力データD INをハーフレートの分周クロック信号CK0の立� ��りタイミングで識別することにより得た信� ��DOUT0と、立下りタイミングで識別すること� �より得た信号DOUT180とを多重化回路MUXで交互� ��選択し、再生データDOUTとして出力する構成 において、多重化回路MUXの選択切り替えのタ イミングを調整するので、高精度の調整が可 能であり、位相比較器の位相比較特性を高精 度で改善することができる。

 また、本実施形態によれば、位相の異な� ��2つの分周クロック信号CK0と分周クロック信 号CK90とを重みの変更可能な重み付け加算す� �ことにより、分周クロック信号CK0と分周ク� �ック信号CK90の中間位相のクロック信号(位相 規定信号CKmux)を生成し、その信号で多重化回 路MUXを切り替えるので、重み付けの変更によ り高精度の調整が可能であり、位相比較器の 位相比較特性を高精度で改善することができ る。

 図6は、第1の実施形態による位相比較器� �位相比較特性を示すグラフである。図4に示� ��た構成の位相比較器によれば、図6に点線で 示した入力位相オフセットの生じた位相比較 特性を、実線で示した理想的な位相比較特性 に近づけるように、高精度で位相を調整する ことができる。

 図7は、第1の実施形態のクロック・デー� �再生回路を示すブロック図である。図7を参� ��すると、クロック・データ再生回路は位相� ��較器31とクロック発生回路32を有している。

 位相比較器31は図4に示した構成であり、� ��力データDINとクロック信号CLKとの位相を比� ��し、比較結果として位相比較信号PD OUTを出 力する。また、位相比較器31は入力データDIN� ��クロック信号CLKのタイミングで識別するこ� ��により再生データDOUTを生成する。

 クロック発生回路32は、位相比較器31から の位相比較信号PD OUTに基づいて位相を制御� �たフルレートのクロック信号CLKを生成する� �クロック信号CLKは位相比較器31に入力される 。

 (第2の実施形態)
 図8は第2の実施形態による位相比較器を示� �回路図である。図9は第2の実施形態による位 相比較器の動作を示すタイミングチャートで ある。図8および図9を参照して、位相比較器� ��構成および動作について説明する。

 図9を参照すると、第2の実施形態の位相� �較器は、データ識別部11、誤差パルス生成部 21、リファレンスパルス生成部41、差分信号� �成部42、および位相調整部24を有している。� ��ータ識別部11、誤差パルス生成部21、および 位相調整部24は図4に示した第1の実施形態と� �じものである。

 リファレンスパルス生成部41は、データ� �別部11の識別器DEC0から出力された信号DOUT0と 、識別器DEC180から出力された信号DOUT180との� �他的論理和をとることにより、リファレン� �パルスHalf-rate Ref.pulseを生成する。このリフ ァレンスパルス信号Half-rate Ref.pulseは、入力� ��号DINに応じた一定のパルス幅であり、その� ��ルス幅が、図9に示すように、フルレートに 対して2倍のパルス信号となる。

 差分信号生成部42は、誤差パルス生成部21 で生成された誤差パルスと、リファレンスパ ルス生成部41で生成されたリファレンスパル� ��とをそれぞれの振幅を1対0.5に重み付けし、 重み付けした誤差パルスと重み付けしたリフ ァレンスパルスとの差分をとることにより、 図9に示すような位相比較信号PD OUTを生成す� ��。

 以上説明したように、本実施形態によれ� ��、再生データDOUTを(1/2)UIだけ遅延させるた� �の遅延器が不要となり、第1の実施形態より� ��回路規模が縮小される。また、遅延器の遅� ��量のバラツキによるリファレンスパルスの� ��ルス幅のバラツキが無く、かつ識別器DEC0と 識別器DEC180の出力をとるという対称的でバラ ンスのよい回路構成なので、入力位相オフセ ットのバラツキが低減される。

 以上、実施形態(および実施例)を参照し� �本発明を説明したが、本発明は実施形態(お� ��び実施例)に限定されるものではない。クレ ームに定義された本発明の構成や詳細には、 発明のスコープ内で当業者が理解し得る様々 な変更をすることができる。

 この出願は、2007年9月27日に出願された日 本出願特願2007-251123を基礎として優先権の利� ��を主張するものであり、その開示の全てを� ��用によってここに取り込む。