Die Erfindung betrifft einen Phasenregelkrei s (PLL = Phase locked loop) sowie einen besonderen digital steuerbaren Oszi llator. Bekannte Phasenregelkreise sind z. B. in der Zeitschrift Funkschau 6/83 , S 61 - 68 und 7/83, S. 69, 70 beschrieben.

Digital steuerbare Oszillatoren sind Oszillatoren, deren Frequenz durch eine digitale Eingangsgröße bestimmt wird. Sie bestehen meist aus einer Frequenzregelschaltung und sind in verschiedenen Ausfüh¬ rungsformen bekannt (Synthes izer) .

Besonders hohe Anforderungen an Phasenregelkreise werden bei der Ver¬ arbeitung zeitfehle rbehaf teter Signale gestellt. Für die Zeitfehler¬ beseitigung müssen sowohl Taktfrequenzen erzeugt werden, die dem Zeit¬ fehler des Signal s mögl ichst genau folgen, als auch solche, die dem Zeitfehler nicht folgen und damit die konstante Zeitbasis für die Zeitfehlerbeseitigung bilden.

Zeitfehler werden vor allem durch Auf Zeichnungsgeräte verursacht. Die Zeitfehler sind mit Hilfe periodi scher Signale meßbar, die gemeinsam mit dem eigentlichen Nachrichtensignal aufgezeichnet sind. Im Video¬ signal oder PCM-Signal sind periodi sche Signale in Form des Synchron¬ signals bzw. des Bittaktes bereits enthalten. Bei nicht periodischen Analogsignalen, z.B. Tonsignalen, ist die Aufzeichnung einer zusätz¬ lichen Pi lotfrequenz erforderl ich.

Bekannte Bildaufzeichnungsgeräte sind Bi ldplatte und Videorecorder. Die Zeitfehler der von diesen Geräten wiedergegebenen Signale besit¬ zen eine besonders stark ausgeprägte Komponente, deren Periodendauer dem Umlauf des Kopfrades bzw. der Plattenumdrehung entspricht.

Bei Videosignalen mit 50 Hz Vertikalfrequenz beträgt die Perioden¬ dauer des Zeitfehlers bei den üblichen Heim-Videαrecordern 40 ms, da zu dem durch den Kopfwechsel erzeugten 50 Hz-Zeitfehler der durch Kopfjustage-Toleranzen erzeugte 25 Hz-Zeitfehler hinzukommt. Bei Bild¬ platten hat der durch Exzentrizität erzeugte Zeitfehler eine Perio¬ dendauer von 40 bzw. 80 ms, je nachdem, ob 2 oder 4 Teilbilder je Umdrehung abgetastet werden.

Zur Messung der Zeitfehler bzw. zur Zeitfehlerbeseitigung sind stets zwei Taktsignale erforderlich, und zwar ein erster Takt, der mög¬ lichst genau dem Zeitfehler folgt, und ein zweiter möglichst zeitfeh¬ lerfreier d.h. konstanter Takt. Beide Taktsignale müssen im Mittel die gleiche Frequenz besitzen bzw. ein festes Frequenzverhältnis ein¬ halten, damit z.B. ein für die Zeitfehlerbeseitigung verwendeter Puf¬ ferspeicher nicht überläuft.

Als erster Takt kann das im Signal enthaltene Taktsignal nach Abtren¬ nung direkt oder nach Störbefreiung durch eine PLL-Schaltung mit kleiner Zeitkonstante verwendet werden.

Der zweite Takt wird mit einer PLL-Schaltung mit sehr großer Zeitkon¬ stante gewonnen. Die Zeitkonstante bzw, der Tiefpaß im Regelkreis der PLL sollte also die Grundwelle der mit Hilfe der Phasenvergleichs¬ stufe gewonnenen Regelspannung (25 bzw. 12,5 Hz) noch weitgehend un¬ terd ücken.

Die Realisierung einer PLL-Schaltung, die derartig tieffrequente Zeϊt- schwankungen ausreichend unterdrückt, wird sehr erleichtert durch die in P 2745375 angegebene Methode. Danach werden zur Erzeugung der. Regelspannung in der Phasenvergleichsstufe nur kurze Bereiche des zeitfehlerbehafteten Taktes ausgenutzt, deren zeitlicher Abstand der Periodendauer der Zeitschwankung entspricht. Durch diesen Kunstgriff ist der Spannungsverlauf am Ausgang der Phasenvergleichsstufe bereits von den Einflüssen der Zeitschwankung befreit. Für die noch erforder¬ liche Glättung der Regelspannung genügt eine wesentlich verkleinerte Zeitkonstante. Die damit verbundene Laufzeitverringerung in der Re¬ gelschleife kommt der Stabilität der PLL-Schaltung zugute.

Die fortschreitende Digitalisierung der SignalVerarbeitung ermöglicht die Einführung neuer Signalübertragungsmethoden. Ein Beispiel hierfür ist die serielle Übertragung der zeitkomprimierten Farbsignalkompo- nenten im Ti eplex- oder MAC-Signal. Für die Zeitkompression bzw. -expansion werden Signalspeicher, die die Abtastwerte einer Zeile aufnehmen können, benötigt.

In P 3345 142 wird vorgeschlagen, diese Speicher gleichzeitig für die Zeitfehlerbeseitigung auszunutzen. Damit kann z.B. ein von einem heute gebräuchlichen Videorecorder geliefertes Signal in ein zeitfeh¬ lerfreies Ti eplexsignal verwandelt werden. Der Zeitfehler der Video¬ recorder ist wegen seines sägezahnförmigen Verlaufs besonders unange¬ nehm. Die Zeilen, in denen die Kopfu schaltung erfolgt, können merk¬ lich zu kurz oder merklich zu lang sein. Die Aufgabe der Zeitfehler¬ beseitigung besteht darin, diese Abweichungen so über alle Zeilen eines vollständigen Bildes zu verteilen, daß alle Zeilen, auch die, in denen die Kopfumschaltung erfolgte, die gleiche Länge besitzen.

Zur Durchführung der Zeitkompression nach P 3345 142 werden die zeit¬ fehlerbehafteten Signale mit einem ersten Takt, der den Zeitschwan¬ kungen des Signals möglichst genau folgt, in die Zeilenspeicher ein¬ gelesen. Das Auslesen erfolgt dann mit einer möglichst konstanten zweiten Taktfrequenz, die mit einer PLL-Schaltung ebenfalls aus dem zeitfehlerbehafteten Signal erzeugt wird. Das dem Kompressionsgrad entsprechende Zahlenverhältnis zwischen der ersten und der zweiten Taktfrequenz muß im Mittel genau eingehalten werden, damit ein über¬ laufen der Zeilenspeicher vermieden wird.

Die in P 2745375 angegebene PLL-Schaltung erleichtert bereits die Erzeugung der zweiten Taktfrequenz, jedoch erfordert diese Schaltung noch immer Siebmittel im Wege der Regelspannungserzeugung. Die damit verbundene Verzögerung im Regelkreis wirkt sich ungünstig auf die Stabilität der Schaltung aus. Infolge der langen Zeitabstände zwi¬ schen den Messungen der Phasenvergleichsstufe ist die Neigung zu Pha¬ senpendelungen besonders groß. Das schlechte Fangverhalten erfordert besondere Maßnahmen, um den richtigen Betriebszustand he beizuführen.

Der Erfindung liegt die Aufgabe zugrunde, die Erzeugung einer mög¬ lichst konstanten Taktfrequenz aus einem mit tieffrequenten Zeitfeh¬ lern behafteten Signal zu verbessern und sicherer zu gestalten.

Die Aufgabe wird durch die in Anspruch 1 beschriebene Erfindung ge¬ löst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteran¬ sprüchen beschrieben. Die erfindungsgemäßen Schaltungen dürften auch für andere Anwendungen interessant sein, da es sich um Digitalschal¬ tungen handelt.

Die Erfindung wird im folgenden anhand der Zeichnungen näher erläu¬ tert. Darin zeigen

Fig. 1 das Blockschaltbild einer bekannten PLL-Schaltung,

Fig 2 das Blockschaltbild einer erfindgungsgeäßen PLL-Schaltung,

Fig. 3 eine Ausführungsform für einen digital steuerbaren Oszillator (Digital Controlled Oscillator = DCO),

Fig. 4 eine weitere Ausführungsform des DCO.

Fig. 5 Signalverläufe zur Erläuterung der Wirkungsweise der Schaltun¬ gen nach Fig. 2 bis 4,

Fig. 6 eine weitere Ausführungsform der erfindungsgemäßen PLL-Schal¬ tung.

Fig. 7 Sigπalverläufe zur Erläuterung der Wirkungsweise der Schaltung nach Fig 6.

Fig. 1 zeigt eine bekannte PLL-Schaltung, die z B. aus einer mit einem Zeitfehler behafteten Eingangsfrequenz m ^* f^ am Eingang 1 kon¬ stante Frequenzen f ₂ bzw. f ₃ an den Ausgängen 2 und 3 erzeugt. Die Grundwelle der Zeitschwankung hat dabei eine Periodendauer von Peri¬ oden der Eingangsfrequenz. Die Eingangsfrequenz m " f^ ist z.B. die Zeilenfrequenz eines von einem Videorecorder abgespielten Videosig¬ nals. Dann ist m = 625 die Zeilenzahl eines Bildes, und f^ ist die Bildfrequenz. f ₂ ist dann z.B. die Taktfrequenz, mit der das zwecks Zeitfehlerbeseitigung in einen Pufferspeicher eingelesene Videosignal wieder ausgelesen wird. f ₃ stellt die Zeilenfrequenz dieses ausgele¬ senen Signals dar.

Der Phasenvergleich an der Phasenvergleichsstufe 5 erfolgt hier gemäß der in P 2745375 beschriebenen Methode periodisch mit der Perio¬ dendauer des Zeitfehlers, d.h. mit f ₁ = 25 Hz. Die Eingangsfrequenz m ^* f. wird daher über den Frequenzteiler 4 der Phasenvergleichsstufe 5 zugeführt. Der spannungsgesteuerte Oszillator 6 schwingt mit der Frequenz f ₂ - Diese Frequenz wird dem zweiten Eingang der Phasenver¬ gleichsstufe 5 über einen zweiten Frequenzteiler 7 zugeführt, der aus der Frequenz f ₂ = n ' f ₁ die Frequenz f ₃ = m ^* f ₁ erzeugt. Die Phasen¬ vergleichsstufe 5 kann z.B. aus einer Abtast- und Halteschaltung be¬ stehen. Mit der Frequenz f., wird eine sägezahnförmige Spannung er¬ zeugt, die durch f ₁ abgetastet wird. Die Ausgangsspannung der Phasen¬ vergleichsstufe wird über einen Tiefpaß 8 als analoge Regelspannung U _R dem Eingang des Oszillators 6 zugeführt. Bei der praktischen Aus¬ führung der hier beschriebenen Schaltung treten folgende Schwierig¬ keiten auf:

1. Bei einem großen Wert für , z.B. m = 625, besteht die Gefahr, daß sich ein stabiler Betriebszustand mit einem von m abweichenden Zahlenwert einstellt. Besondere Maßnahmen sind erforderlich, damit beim Fangvorgang stets der richtige Wert erreicht wird.

2. Bei Ausführung der Phasenvergleichsstufe als Abtast- und Halte¬ schaltung muß bei kleiner Aufladezeitkonstante eine möglichst gro¬ ße Entladezeitkonstante realisiert werden. Ein leicht sägezahnför- iger Verlauf der Regelspannung ist unvermeidbar.

3. Durch Temperatureinflüsse oder Alterung von Bauteilen können Pha¬ senänderungen zwischen f ₁ und f ₃ entstehen, die nicht ausgeregelt werden.

Bei der in Fig. 2 dargestellten erfindungsgemäßen PLL-Schaltung tre¬ ten diese Schwierigkeiten nicht auf. Die Nachteile gemäß Punkt 1 und 3 werden dadurch vermieden, daß der steuerbare Oszillator 9 frequenz¬ geregelt ist. Die Schwierigkeit gemäß Punkt 2 kann nicht auftreten, da die Beeinflussung der Oszillatorfrequenz zwecks Phaseneinstellung zwischen f. und f ₃ nicht durch eine analoge Stellgröße U _R sondern durch eine digitale Stellgröße Q _R erfolgt.

Der Oszillator 9, der hier als digital gesteuerter Oszillator (digi¬ tal controlled oscillator = DCO) bezeichnet wird, ist durch das bi¬ näre Eingangssignal Q _R auf zwei Frequenzwerte einstellbar, die um einen äußerst geringen Wert oberhalb bzw. unterhalb der Sollfrequenz f ₂ = n " f. liegen. Da sich diese geringfügigen Abweichungen auf die Eingangsfrequenz f^ beziehen, ist es erforderlich, die Oszillatorfre¬ quenz durch Frequeπzregelung ständig an die Eingangsfrequenz f,. anzu¬ passen. Der DCO besitzt daher einen zusätzlichen Eingang^ dem die für die Frequenzregelung erforderliche Bezugsfrequenz f. zugeführt wird. Die Phasenvergleichsstufe besteht aus dem D-Flip-Flop 10, dessen Aus¬ gangsspannung Q _R dem DCO als Regelspannung zugeführt wird.

Die Figuren 5A, 5B, 5C und 5D veranschaulichen die Erzeugung der binären RegelSpannung Q _R am DCO 9. Fig. 5A zeigt die Impulsspannung m ^* f. _j . Dies können z.B. die Zeilenimpulse eines Videosignals sein. Die Frequenz f ₁ in der zweiten Zeile stellt dann die Bildfrequenz des Videosignals dar. Der Impuls f^ wird zweckmäßigerweise durch Frequenz¬ teilung aus der Zeilenfrequenz m ^* f ₁ gewonnen. Dabei sollte m ^* f. einer PLL-Schaltung mit kleiner Zeitkonstante entnommen werden, so daß die Impulse m ^* f^ die Zeitschwankungen des Videosignals noch enthalten, jedoch von Impulsstörungen befreit sind.

Fig, 5C zeigt die aus der Schwingung des DCO durch Frequenzteilung erzeugte Zeilenfrequenz f ₃ - Die mit Hilfe des D-FlipFlops 10 erzeugte Stellgröße Q _R ist in Fig. 5D dargestellt. Der Wert dieser Stellgröße für die Dauer des nächsten Bildes hängt vom Spannungswert der Schwin¬ gung f ₃ während der ansteigenden Flanke des f^-Impulses ab. Die PLL-Schaltung arbeitet einwandfrei, wenn die Zeitabweichung zwischen f. und f ₃ kleiner als die Dauer einer halben f ₃ -Periode, d.h. 1/2 Zeilendauer ist. Durch Wahl der Frequenzteilungsverhältnisse kann dieser Wert leicht den jeweiligen Erfordernissen angepaßt werden.

Auf einen weiteren Vorteil der erfindungsgemäßen PLL (Fig. 2) gegen¬ über der bekannten PLL (Fig. 1) soll an dieser Stelle hingewiesen werden: Die Frequenz f ₁ sollte wie oben beschrieben möglichst keine Zeitschwankungen mehr enthalten. Trotzdem können einzelne f^-Impulse größere Phasenabweichungen aufweisen. In der bekannten PLL ist die Regelspannung U _R und damit die Oszillatorfrequenz der Phasenabwei¬ chung proportional. Bei der erfindungsgemäßen PLL kann höchstens ein¬ mal eine falsche Frequenzstufe eingestellt werden. Die Frequenzstufen des DCO können jedoch so klein gewählt werden, daß dadurch noch kein störender Phasenfehler entsteht. Die erfindungsgemäße PLL ist daher gegen ImpulsStörungen der Eingangsfrequenz f. unempfindlicher.

Fig. 3 zeigt ein Beispiel für die Ausführung des DCO als Digitalschal¬ tung. Dieser DCO besteht aus einem VCO 6, der seine Steuerspannung U _R vom Ausgang eines D/A-Wandlers 14 erhält. Die Binärzahl, die den Span¬ nungswert am Ausgang des D/A-Wandlers bestimmt, ist in einem Vor-/Rückzähler 15 gespeichert. Dieser Vor-/Rückzähler zählt die Im¬ pulse der Eingangsfrequenz f Dabei wird die Zählrichtung jeweils durch das Ergebnis eines Frequenzvergleichs zwischen f. und f ₂ am Ausgang 13 bestimmt. Der Frequenzvergleich erfolgt mit dem Zähler 16. Dieser Zähler wird bei jedem f.-Impuls am Eingang 11 so gestartet, daß das MSB seiner Ausgangssignale nach n. bzw. n ₂ Perioden der Fre¬ quenz f ₂ einen Pegelübergang von "H" nach "L" ausführt (Fig. 5E). Ob dieser Pegelübergang nach n ₁ oder n ₂ Perioden der Frequenz f ₂ erfolgt bestimmt die Steuerspannung Q _R am Eingang 12. Das MSB des Zählers 16 bestimmt die Zählrichtung des Vor-/Rückzählers 15.

Die genaueren Zusammenhänge dieses Frequenzvergleichs sollen anhand des in Fig. 5 unten dargestellten SpannungsVerlaufs erläutert werden. Als Anhaltspunkt für die Dimensionierung eines DCOs 9 kann zunächst gelten, daß für zwei benachbarte U _R -Stufen gilt:

A f ₂ /f ₁ « n ₂ - n ₁

Für das Beispiel wurde gewählt: n. = n, n ₂ = n + 1. Wenn nun der Zäh¬ ler auf n, eingestellt ist und das MSB des Zählers 16 z. Zt. des f.-I pulses bereits auf "L" ist, dann zählt der Zähler zwischen zwei f^-Impulsen bis n. Ist das MSB des Zählers 16 während des f,-Impulses noch auf "H", dann zählt der Zähler zwischen zwei f^-Impulsen bis n - 1. Die Frequenzregelung wirkt nun so, daß diese beiden Fälle im Mit¬ tel mit gleicher Häufigkeit auftreten. Deshalb wird die Frequenz f ₂ bei Einstellung des DCO auf n ₁ = n etwa auf den Wert (n - 0,5) " f^ geregelt. Bei Einstellung des DCO auf n ₂ = n + 1 wird entsprechend f ₂ auf den Wert (n + 0,5) ^* f ₁ geregelt. Damit ist dieser DCO für die in Fig, 2 angegebene PLL-Schaltung geeignet.

Die genaue Dimensionierung für den DCO ergibt sich aus den jeweiligen Anforderungen z.B. höchste zu erzeugende Frequenz, zulässige Fre¬ quenz- bzw. Phasenabweichungen und aus den verfügbaren Bauteilen. z B, Stufenzahl des D/A-Wandlers, Stufenzahl der Zähler, Frequenzkon¬ stanz des VCO.

Bei einer ausgeführten Schaltung war z.B. die Oszillatorfrequenz 1296 ^* f _H = 20,25 MHz. Die Frequenz f ₂ betrug 81 ^* f _H . Sie wurde mit einem zusätzlichen Frequenzteiler aus der Oszillatorfrequenz gewon¬ nen. Außerdem war f ₁ = f _ß = 25 Hz. Bei Verwendung eines 8 bit D/A-Wandlers waren die Zeitschwankungen der mit einer PLL gemäß Fig. 2 erzeugten Schwingungen +/- 2 us bei Pendelfrequenzen von = 12.5 Hz.

Zwischen Fang- und Haltebereich war bei dieser digitalen PLL-Schal¬ tung praktisch kein Unterschied feststellbar. Das.zeugt von dem außer¬ ordentlich guten Fangverhalten der Schaltung, Bei der ausgeführten Schaltung ergab sich für den Fang- und Haltebereich ein relativer Wert von ca. 7 ^* 10 . Dieser Wert und auch das Zeitverhalten der Schaltung kann durch höheren Aufwand für D/A-Wandler, Teilerstufen und evtl. auch durch eine höhere Güte des VCO verbessert werden.

Bei dem DCO 9 wird zwangsläufig mit jedem f..-Impuls die VCO-Frequenz verändert, obwohl es in vielen Fällen vorteilhaft wäre, die einge¬ stellte Frequenzstufe beizubehalten.

Fig. 4 zeigt eine DCO-Schaltung 19 mit den Eingängen 11, 17, 18 und dem Ausgang 2, die dieses ermöglicht. Das Gatter 20 kann die Zufüh¬ rung des f..-Impulses zum Zähleingang des Vor-/Rückzählers 15 verhin¬ dern, z.B. dann, wenn bei zwei aufeinanderfolgenden Phasenvergleichen in der PLL-Schaltung festgestellt wird, daß der Betrag der Phasenab¬ weichung einen vorgegebenen Wert unterschreitet.

Die Einstellung des Zählers für den Frequenzvergleich 21, 22, 23 ist zwar bedeutungslos, solange der Vor-/Rückzähler keinen Zählimpuls erhält. Es ist jedoch wichtig, daß die Zählrichtung des Vor-/Rückzäl lers beim ersten Zählimpuls nach einer Impulsunterdrückung bereits wieder stimmt. Die Zählrichtung könnte in diesem Fall durch die in der PLL festgestellte Phasenabweichungsrichtung eingestellt werden.

Der einstellbare Zähler für den Frequenzvergleich 21, 22, 23 ist so aufgebaut, daß ein dritter Zählwert einstellbar ist, mit dem die DCO-Frequenz im Mittel auf den Sollwert n ' f. geregelt werden würde. Dieser mittlere Zählwert wird eingestellt, solange dem Vor-/Rückzäh- ler keine Zählimpulse zugeführt werden, d.h. solange Q ₃ auf "L" ist. Das MSB des Zählers 21 sorgt dann dafür, daß beim ersten wiederauf¬ tretenden Zählimpuls die Zählrichtung des Vor-/Rückzählers im Sinne der Phasenkorrektur eingestellt ist. Der Zähler für den Frequenzver¬ gleich besteht aus einem festen Zähler-bis-k 21, aus einem Frequenz¬ teiler 22, der durch zwei teilt, und aus einer Stufe 23, die in Ab¬ hängigkeit von den Steuersignalen f^. Q _1; Q ₃ je f..-Periode drei ver¬ schiedene Anzahlen von f ₂ -Zählimpulsen unterdrücken kann. Zum Bei¬ spiel sind diese Anzahlen 0,1 und 2. Die Zahl n, auf die f ₂ = n ^* f.

in den drei verschiedenen Einstellstufen des DCO geregelt wird, ist in Abhängigkeit von den Steuersignalen Q ₁ und Q ₃ angegeben. Für eine

Frequenzregelung in der mittleren Stufe wäre selbstverständlich die Sperrung des Gatters 20 aufzuheben.

Fig. 6 zeigt eine erfindungsgemäße PLL-Schaltung, deren DCO 19 z.B. der in Fig. 4 angegebenen Schaltung entspricht und deren Phasenver¬ gleichsstufe 31 die digitalen Ausgangssignale Q. und Q zur Steuerung des DCO liefert.

Fig. 7 zeigt Spannungsverläufe zur Erläuterung der Wirkungsweise von Fig. 6. In Spalte I und III von Fig.- 7 ist die mit der Phasenver¬ gleichsstufe ermittelte Richtung der Phasenabweichung eindeutig. Q ₃ ist nach der Phasenmessung "H". Q ₁ stellt die Frequenz des DCO 19 auf einen etwas zu hohen bzw. zu tiefen Wert ein, so daß der Phasenabwei¬ chung entgegengewirkt wird. In Spalte II liegt die Phasenabweichung zwischen f ₃ und f^ innerhalb eines Bereiches, dessen Größe durch das Laufzeitglied 27 bestimmt wird. Die Ausgangsspaπnungen Q. und Q ₂ der D-Flip-Flops 26 und 28 nehmen unterschiedliche Werte an. Der Ausgang des EX-OR-Gatters 25 geht auf "H". Der entsprechende Wert vom vorher¬ gehenden Phasenvergleich ist im Flip-Flop 29 gespeichert. Wenn beide Werte "H" sind, dann geht Q ₃ am Ausgang des NAND-Gatters 24 auf "L". In diesem Fall werden im DCO 19 die anhand von Fig. 4 beschriebenen Maßnahmen durchgeführt.

Auf diese Weise können die bei genügender Feinstufigkeit des D/A-Wand¬ lers ohnehin geringen Phasenpendelungen der erfindungsgemäßen PLL-Schaltung zusätzlich vermindert werden.

Das Laufzeitglied 30 dient als Laufzeitausgleich für die Phasenver¬ gleichsstufe 31.