技术领域

本发明涉及电路技术， 尤其涉及一种高速外围器件互连总线端口配置 方 法及设备。 背景技术

在处理器系统中， 高速外围器件互连总线 （ Peripheral Component Interconnect Express , 简称为 PCIE )主设备与一个或多个板卡 PCIE板卡通过 PCIE总线连接， PCIE主设备到 PCIE板卡的 PCIE总线可以根据 PCIE板卡 上 PCIE从设备的个数配置为一个或多个 PCIE端口，例如 16通道（ lane )PCIE 总线支持配置为 1个 xl6通道 PCIE端口， 或 2个 x8通道 PCIE端口或 4个 x4通道 PCIE端口等。其中， PCIE板卡上的 PCIE从设备的不同，可能使 PCIE 主设备上与 PCIE板卡连接的 PCIE端口类型不同， 因此， PCIE主设备需要 事先识别 PCIE板卡的类型， 然后才能正确将 PCIE总线配置为与 PCIE板卡 相匹配的 PCIE端口类型。

现有技术是通过专用的通用输入 /输出 （ General Purpose Input/Output , 简 称为 GPIO )信号线在 PCIE板卡上做电阻上下拉指示来识别 PCIE板卡类型 的 , 例如， 如果 GPIO信号线下拉表示 PCIE板卡为对应 1个 xl6通道 PCIE 端口的类型，如果 GPIO信号线上拉表示 PCIE板卡为对应 2个 x8通道 PCIE 端口的类型，基于此， PCIE主设备通过读取 GPIO信号线的上下拉电平组合， 即可判断出 PCIE板卡的类型。 可见， 现有技术为了识别 PCIE板卡的类型， 需要增加额外的 GPIO信号线作 PCIE板卡类型指示，增加了额外的信号线资 源开销。 发明内容

本发明实施例提供一种高速外围器件互连总线 端口配置方法及设备， 用 以降低识别 PCIE板卡类型的开销。

本发明实施例第一个方面提供一种高速外围器 件互连总线 PCIE 端口配 置方法， 包括：

读取 PCIE主设备上的 PCIE辅助信号线的上拉和 /或下拉电平值，根据读 取的上拉和 /或下拉电平值识别 PCIE板卡的类型， 其中， 所述 PCIE板卡与所 述 PCIE辅助信号线连接，并通过上拉和 /或下拉器件对所述 PCIE辅助信号线 故上拉和 /或下拉处理；

将所述 PCIE主设备上的 PCIE总线配置为与所述 PCIE板卡的类型相匹 配的 PCIE端口。

在第一方面的第一种可能的实现方式中，所述 读取 PCIE主设备上的 PCIE 辅助信号线的上拉和 /或下拉电平值， 根据读取的上拉和 /或下拉电平值识别 PCIE板卡的类型包括：

在所述 PCIE主设备启动或复位时， 设置所述 PCIE辅助信号线为输入状 态， 并读取所述 PCIE辅助信号线的上拉和 /或下拉电平值；

查询预设的电平值与类型映射关系， 确定与读取的上拉和 /或下拉电平值 对应的类型为所述 PCIE板卡的类型。

结合第一方面的第一种可能的实现方式， 在第一方面的第二种可能的实 现方式中， 所述将所述 PCIE主设备上的 PCIE总线配置为与所述 PCIE板卡 的类型相匹配的 PCIE端口之后包括：

设置所述 PCIE辅助信号线为实现原始功能的状态。

结合第一方面或第一方面的第一种可能的实现 方式或第一方面的第二种 可能的实现方式，在第一方面的第三种可能的 实现方式中，所述 PCIE辅助信 号线为一根 PCIE复位信号线；

所述读取 PCIE主设备上的 PCIE辅助信号线的上拉和 /或下拉电平值，根 据读取的上拉和 /或下拉电平值识别 PCIE板卡的类型包括：

读取所述 PCIE复位信号线的上拉或下拉电平值， 根据读取的 PCIE复位 信号线的上拉或下拉电平值识别所述 PCIE板卡的类型。

结合第一方面或第一方面的第一种可能的实现 方式或第一方面的第二种 可能的实现方式，在第一方面的第四种可能的 实现方式中，所述 PCIE辅助信 号线为两^ ^艮或两^ ^艮以上的 PCIE复位信号线；

读取 PCIE主设备上的 PCIE辅助信号线的上拉和 /或下拉电平值，根据读 取的上拉和 /或下拉电平值识别 PCIE板卡的类型包括： 读取每根 PCIE复位信号线的上拉或下拉电平值， 根据读取的 PCIE复位 信号线的上拉或下拉电平值识别所述 PCIE板卡的类型。

结合第一方面或第一方面的第一种可能的实现 方式或第一方面的第二种 可能的实现方式，在第一方面的第五种可能的 实现方式中，所述 PCIE辅助信 号线为 PCIE复用预留信号线和 /或 PCIE唤醒信号线。

本发明实施例第二个方面提供一种高速外围器 件互连总线 PCIE 端口配 置设备， 包括：

读取单元，用于读取 PCIE主设备上的 PCIE辅助信号线的上拉和 /或下拉 电平值， 根据读取的上拉和 /或下拉电平值识别 PCIE板卡的类型， 其中， 所 述 PCIE板卡与所述 PCIE辅助信号线连接，并通过上拉和 /或下拉器件对所述 PCIE辅助信号线做上拉和 /或下拉处理；

配置单元， 用于将所述 PCIE主设备上的 PCIE总线配置为与所述 PCIE 板卡的类型相匹配的 PCIE端口。

在第二方面的第一种可能的实现方式中， 所述读取单元具体用于在所述 PCIE主设备启动或复位时， 设置所述 PCIE辅助信号线为输入状态， 读取所 述 PCIE辅助信号线的上拉和 /或下拉电平值， 查询预设的电平值与类型映射 关系， 确定与读取的上拉和 /或下拉电平值对应的类型为所述 PCIE板卡的类 型。

结合第二方面的第一种可能的实现方式， 在第二方面的第二种可能的实 现方式中， 所述配置单元还用于在将所述 PCIE主设备上的 PCIE总线配置为 与所述 PCIE板卡的类型相匹配的 PCIE端口之后， 设置所述 PCIE辅助信号 线为实现原始功能的状态。

结合第二方面或第二方面的第一种可能的实现 方式或第二方面的第二种 可能的实现方式，在第二方面的第三种可能的 实现方式中，所述 PCIE辅助信 号线为一根 PCIE复位信号线；

所述读取单元具体用于读取所述 PCIE复位信号线的上拉或下拉电平值， 根据读取的 PCIE复位信号线的上拉或下拉电平值识别所述 PCIE板卡的类 型。

结合第二方面或第二方面的第一种可能的实现 方式或第二方面的第二种 可能的实现方式，在第二方面的第四种可能的 实现方式中，所述 PCIE辅助信 号线为两^ ^艮或两^ ^艮以上的 PCIE复位信号线；

所述读取单元具体用于读取每根 PCIE复位信号线的上拉或下拉电平值， 根据读取的 PCIE复位信号线的上拉或下拉电平值识别所述 PCIE板卡的类 型。

结合第二方面或第二方面的第一种可能的实现 方式或第二方面的第二种 可能的实现方式，在第二方面的第五种可能的 实现方式中，所述 PCIE辅助信 号线为 PCIE复用预留信号线和 /或 PCIE唤醒信号线。

本发明实施例第三个方面提供一种高速外围器 件互连总线 PCIE板卡，所 述 PCIE板卡与 PCIE主设备上的 PCIE辅助信号线连接， 并通过上拉和 /或下 拉器件对所述 PCIE辅助信号线做上拉和 /或下拉处理。

本发明实施例提供的高速外围器件互连总线端 口配置方法及设备， 通过 复用 PCIE主设备已经存在的辅助信号线对 PCIE板卡进行类型识别， 进而将 PCIE主设备上的 PCIE总线配置成与 PCIE板卡类型相匹配的端口， 不需要 额外的 GPIO指示信号线，与现有技术相比降低了识别 PCIE板卡类型的开销。 附图说明 为了更清楚地说明本发明实施例或现有技术中 的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作一 简单地介绍， 显而易见地， 下 面描述中的附图是本发明的一些实施例， 对于本领域普通技术人员来讲， 在 不付出创造性劳动性的前提下， 还可以根据这些附图获得其他的附图。 图 1为本发明一实施例提供的 PCIE端口配置方法的流程图；

图 2为本发明一实施例提供的 PCIE端口配置设备的结构示意图； 图 3为本发明一实施例提供的 PCIE板卡与 PCIE主设备和 PCIE端口配 置设备的连接示意图。 具体实施方式 为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完整地描述， 显然， 所描述的实施例是本发明一部分实施例， 而不是全部的实施例。 基于 本发明中的实施例， 本领域普通技术人员在没有作出创造性劳动前 提下所获 得的所有其他实施例， 都属于本发明保护的范围。

图 1为本发明一实施例提供的 PCIE端口配置方法的流程图。如图 1所示， 本实施例的方法包括：

步骤 101、读取 PCIE主设备上的 PCIE辅助信号线的上拉和 /或下拉电平 值， 根据读取的上拉和 /或下拉电平值识别 PCIE板卡的类型， 其中， PCIE板 卡与上述 PCIE辅助信号线连接，并通过上拉和 /或下拉器件对上述 PCIE辅助 信号线做上拉和 /或下拉处理。

步骤 102、 将 PCIE主设备上的 PCIE总线配置为与 PCIE板卡的类型相 匹配的 PCIE端口。

在处理器系统中， PCIE主设备的 PCIE总线通常会通过扣板连接器或背 板连接器等与 PCIE板卡互连。处理器系统中的中央处理器（ Central Processing Unit, 简称为 CPU )可将 PCIE主设备的 PCIE总线配置为一个或多个 PCIE 端口， 并需要与 PCIE板卡的类型相匹配。 其中， PCIE总线可配置成的 PCIE 端口类型包括但不限于： x4通道 PCIE端口、 x8通道 PCIE端口、 xl6通道 PCIE端口。 PCIE板卡的类型主要由 PCIE板卡上 PCIE从设备的个数以及类 型确定， 例如， 一个 PCIE板卡上有 2个 PCIE从设备， 则 PCIE主设备需要 为该 PCIE板卡配置 2个 PCIE端口， 用于分别与该 PCIE板卡上的 2个 PCIE 从设备建立通信连接， 那么该 PCIE板卡对应于 2个 PCIE端口， 假设这 2个 PCIE端口为 x8通道 PCIE端口，则该 PCIE板卡就是对应于 2个 x8通道 PCIE 端口的类型。 对于不同板卡而言， 凡是对应相同个数、 相同类型 （主要是指 包含的通道数相同）的 PCIE端口的都属于同一类型的板卡。 例如， 如果有 2 个 PCIE板卡都对应 2个 x8通道的 PCIE端口，则这 2个 PCIE板卡的类型相 同。

为了满足不同类型的板卡对 PCIE端口的需求， CPU需要先识别 PCIE板 卡的类型， 然后再将 PCIE总线配置为与 PCIE板卡的类型相适应的 PCIE端 口。 这里的相适应主要是指配置出的 PCIE端口的个数以及类型满足 PCIE板 卡的需求。

为了能够识别出 PCIE板卡的类型，并保证尽可能低的开销，本� �施例釆 用复用已经存在的 PCIE辅助信号线的方式， 通过 PCIE辅助信号线对 PCIE 板卡进行类型识别。 其中， 复用的 PCIE辅助信号线是与 PCIE板卡连接的。 另外， 通过 PCIE板卡与 PCIE主设备配合， 在 PCIE板卡上通过上拉和 /或下 拉器件对 PCIE辅助信号线做上拉和 /或下拉处理， 然后， CPU通过读取 PCIE 辅助信号线的上拉和 /或下拉电平值， 根据读取的上拉和 /或下拉电平值识别 PCIE板卡的类型。 在识别出 PCIE板卡的类型后， CPU将 PCIE总线配置为 与 PCIE板卡类型相匹配的 PCIE端口。 其中， PCIE板卡对 PCIE辅助信号线 做上拉处理使用的上拉器件可以是上拉电阻， 还可以是上拉电流源等其他上 拉器件； 相应的， PCIE板卡对 PCIE辅助信号线做下拉处理使用的下拉器件 可以是下拉电阻， 还可以是下拉电流源等其他下拉器件。

例如 , 以 16通道（ lane ) PCIE总线为例 , 则可以定义 PCIE辅助信号线 上拉高电平表示 PCIE板卡是对应于 1个 xl6通道 PCIE端口的类型 , PCIE 辅助信号线下拉低电平表示 PCIE板卡是对应 2个 x8通道 PCIE端口的类型。 假设， PCIE板卡是对应 1个 xl6通道 PCIE端口的类型， 则在 PCIE板卡上 预先对 PCIE辅助信号线做上拉处理。 这样 CPU会从 PCIE辅助信号线上读 取到上拉电平值， 即高电平， 根据预先定义可以识别出该 PCIE板卡是对应 1 个 xl6通道 PCIE端口的类型， 进而将 PCIE总线配置为 1个 xl6通道 PCIE 端口， 满足 PCIE板卡的需求。

其中，可复用的 PCIE辅助信号线可以是但不限于以下任一信号� �或其组 合： PCIE复位（PERST )信号线、 PCIE复用预留信号线和 PCIE唤醒（wake ) 信号线等。

由上述可见， 在本实施例中， CPU通过复用 PCIE主设备已经存在的辅 助信号线对 PCIE板卡进行类型识别， 进而将 PCIE主设备上的 PCIE总线配 置成与 PCIE板卡类型相匹配的端口， 不需要额外的 GPIO指示信号线， 与现 有技术相比降低了识别 PCIE板卡类型的开销。

在一可选实施方式中， CPU读取 PCIE主设备上的 PCIE辅助信号线的上 拉和 /或下拉电平值， 根据读取的上拉和 /或下拉电平值识别 PCIE板卡的类型 的过程包括： CPU在 PCIE主设备启动或复位时， 设置 PCIE辅助信号线为输 入状态， 并读取 PCIE辅助信号线的上拉和 /或下拉电平值； 然后， CPU查询 预设的电平值与类型映射关系， 确定与读取的上拉和 /或下拉电平值对应的类 型为 PCIE板卡的类型。 在该实施方式中， 处理器系统上预先存储了 PCIE辅 助信号线的电平值与 PCIE板卡类型之间的映射关系， 这样 CPU在读取到 PCIE辅助信号线的上拉和 /或下拉电平值之后，可以直接查找上述电平� �与类 型映射关系确定 PCIE板卡的类型， 具有实现简单、 效率高等优势。

由于本实施例是复用 PCIE辅助信号线， 所复用的 PCIE辅助信号线有其 自身的原始功能， 例如 PCIE复位信号线的原始功能是复位， PCIE唤醒信号 线的原始功能是唤醒等。 基于此， 在复用 PCIE辅助信号线完成对 PCIE板卡 类型的识别后， CPU可以设置 PCIE辅助信号线为实现原始功能的状态。 举 例说明， 对 PCIE复位信号来说， CPU用其进行 PCIE板卡类型识别时会将其 设置为输入状态， 但其实现复位功能的状态应为输出状态， 故在完成对 PCIE 板卡类型的识别后， CPU将 PCIE复位信号线的状态设置为输出状态， 以使 PCIE复位信号线完成复位功能。

可选的，如果使用的 PCIE辅助信号线在完成原始功能时的状态也为� �入 状态， 则 CPU可以不用在重新设置该 PCIE辅助信号线的状态。

下面以复用的 PCIE辅助信号线为 PCIE复位信号线为例详细说明 CPU 是如何复用 PCIE辅助信号线识别 PCIE板卡类型并进行端口配置的。

第一种情况： PCIE主设备的 PCIE总线通过扣板连接器或背板连接器与

PCIE板卡互连， 本实施例使用的 PCIE辅助信号线为一根 PCIE复位信号线， 这种情况下可以通过上拉或下拉指示两种 PCIE板卡类型。 具体的， CPU读 取 PCIE复位信号线的上拉或下拉电平值， 根据读取的 PCIE复位信号线的上 拉或下拉电平值识别 PCIE板卡的类型。 对于该根 PCIE复位信号线来说， 同 一 PCIE板卡上要么对其进行上拉处理， 要么对其进行下拉处理。

假设， PCIE总线为 16通道（ lanes ) PCIE总线， 其可配置为 1个 xl6通 道 PCIE端口、 2个 x8通道 PCIE端口，而 PCIE板卡可兼容设计包含 1个 PCIE 从设备， 支持 1个 xl6通道 PCIE端口， 或者包含 2个 PCIE从设备， 支持 2 个 x8通道 PCIE端口 , PCIE主设备提供一根 PCIE复位信号线对该 PCIE板 卡上的 PCIE从设备进行复位。 如果 PCIE板卡可兼容设计包含 1个 PCIE从 设备并支持 1个 xl6通道 PCIE端口， 则 CPU通过该根 PCIE复位信号线对 上述唯一的 PCIE从设备进行复位；如果 PCIE板卡可兼容设计包含 2个 PCIE 从设备并支持 2个 x8通道 PCIE端口， 则 CPU通过该根 PCIE复位信号线对 上述两个 PCIE从设备进行复位。 在本实施例中， 定义上述一根 PCIE复位信 号线在 PCIE板卡内做下拉表示 PCIE板卡对应 1个 xl6通道 PCIE端口， 而 上述一根 PCIE复位信号线在 PCIE板卡内做上拉表示 PCIE板卡对应 2个 x8 通道 PCIE端口； 相应的 , PCIE板卡才艮据自己的设计对该才艮 PCIE复位信号 线做上拉或下拉处理。 基于此， CPU在 PCIE主设备启动或复位时， 设置该 根 PCIE复位信号线为输入状态， 读取该 PCIE复位信号线的电平值， 如果读 取到的是下拉电平值， 可以识别出 PCIE板卡是对应 1个 xl6通道 PCIE端口 的类型， 如果读取到的是上拉电平值， 可以识别出 PCIE板卡是对应 2个 x8 通道 PCIE端口的类型。 然后， 如果 CPU识别出 PCIE板卡是对应 1个 xl6 通道 PCIE端口的类型， 则将 PCIE总线设置为 1个 xl6通道 PCIE端口； 如 果 CPU识别出 PCIE板卡是对应 2个 x8通道 PCIE端口的类型， 则将 PCIE 总线设置为 2个 x8通道 PCIE端口。

可选的， 在完成端口配置后， CPU设置该根 PCIE复位信号线为输出状 态， 以使其实现自己的原始功能。

在使用的 PCIE辅助信号线仅为一根辅助信号线时， CPU要么读取上拉 电平值要么读取下拉电平值。

第二种情况， PCIE主设备的 PCIE总线通过扣板连接器或背板连接器与

PCIE板卡互连， 本实施例使用的 PCIE辅助信号线为两根 PCIE复位信号线， 这种情况下可以通过上拉、 下拉组合指示四种 PCIE板卡类型。 两根 PCIE复 位信号线的上下拉组合为： 都是上拉、 都是下拉、 一个上拉另一个下拉， ― 个下拉另一个上拉。 但是对于每根 PCIE复位信号线来说， 同一 PCIE板卡要 么对其做上拉处理， 要么对其做下拉处理。 具体的， CPU读取每根 PCIE复 位信号线的上拉或下拉电平值，根据读取的 PCIE复位信号线的上拉或下拉电 平值识别 PCIE板卡的类型。

假设， PCIE总线为 16通道（ lanes ) PCIE总线， 其可配置为 1个 xl6通 道 PCIE端口、 2个 x8通道 PCIE端口，而 PCIE板卡可兼容设计包含 1个 PCIE 从设备， 支持 1个 xl6通道 PCIE端口， 或者包含 2个 PCIE从设备， 支持 2 个 x8通道 PCIE端口 , PCIE主设备提供两根 PCIE复位信号线对该 PCIE板 卡上的 PCIE从设备进行复位。其中，可以釆用四种上� �拉组合方式中的任意 两种来表示 PCIE板卡对应 1个 xl6通道 PCIE端口和 PCIE板卡对应 2个 x8 通道 PCIE端口这两种情况。 在本实施例中， 殳定义上述两根 PCIE复位信 号线在 PCIE板卡内均做下拉表示 PCIE板卡对应 1个 xl6通道 PCIE端口， 而上述两根 PCIE复位信号线在 PCIE板卡内均做上拉表示 PCIE板卡对应 2 个 x8通道 PCIE端口； 相应的 , PCIE板卡才艮据自己的设计对两才艮 PCIE复位 信号线做上拉或下拉处理。 基于此， CPU在 PCIE主设备启动或复位时， 设 置两根 PCIE复位信号线为输入状态， 读取两根 PCIE复位信号线的电平值， 如果读取到的都是下拉电平值， 可以识别出 PCIE板卡是对应 1个 xl6通道 PCIE端口的类型， 如果读取到的都是上拉电平值， 可以识别出 PCIE板卡是 对应 2个 x8通道 PCIE端口的类型。 然后 , 如果 CPU识别出 PCIE板卡是对 应 1个 xl6通道 PCIE端口的类型 ,则将 PCIE总线设置为 1个 xl6通道 PCIE 端口； 如果 CPU识别出 PCIE板卡是对应 2个 x8通道 PCIE端口的类型 , 则 将 PCIE总线设置为 2个 x8通道 PCIE端口。

可选的， 在完成端口配置后， CPU设置两根 PCIE复位信号线均为输出 状态， 以使其实现自己的原始功能。

在使用的 PCIE辅助信号线为两根辅助信号线时， CPU可能要读取两个 上拉电平值， 或需要读取两个下拉电平， 或者需要读取一个上拉电平一个下 拉电平。

上面以复用的 PCIE辅助信号线为 PCIE复位信号线为例进行了说明， 但 不限于此。 复用其他 PCIE辅助信号线的方式与上述 PCIE复位信号线的方式 相类似。 例如， 如果复用的 PCIE辅助信号线为 PCIE复用预留信号线， 则可 以通过在 PCIE板卡上对其做上拉、 下拉或上下拉组合， 也可用作 PCIE板卡 类型指示信号线； 如果复用的 PCIE辅助信号线为 PCIE唤醒信号线等其他辅 助信号线， 同样通过在 PCIE板卡上对其做上拉、 下拉或上下拉组合， 也可用 作 PCIE板卡类型指示信号线。 使用方法同样是： 处理器系统中的 CPU在处 理器系统中的 PCIE主设备上电启动或复位时先设置为复用的 PCIE辅助信号 线为输入状态， 然后读取复用的 PCIE辅助信号线的上拉和 /或下拉电平值， 根据读取的上拉和 /或下拉电平值识别 PCIE板卡的类型，再将 PCIE总线配置 为与 PCIE板卡类型相匹配的端口类型， 然后， 如果需要 PCIE主设备再设置 复用的 PCIE辅助信号线的状态为适应其原始功能的状� � （例如输出状态） 。

在此说明， 在上述举例中以复用的 PCIE辅助信号线为一根 PCIE复位信 号线代表复用一个 PCIE辅助信号线的情况， 以复用的 PCIE辅助信号线为两 根 PCIE复位信号线代表复用多个 PCIE辅助信号线的情况。 其中， 复用多个 PCIE辅助信号线的情况不仅包括复用同一类型� �多跟辅助信号线的情况，也 包括复用不同类型的辅助信号线的情况。例如 ，可以同时复用一根 PCIE复位 信号线和一根 PCIE唤醒信号线，或者复用两根 PCIE复位信号线和一根 PCIE 唤醒信号线等等。 其中， 复用的 PCIE辅助信号线越多所能指示的 PCIE板卡 类型就越丰富，具体复用多少 PCIE辅助信号线视实际应用需求而定。无论复 用多少个 PCIE辅助信号线， 其原理相同， 不再——赘述。

由上述可见， 在本实施例中， CPU通过复用 PCIE主设备已经存在的辅 助信号线对 PCIE板卡进行类型识别， 进而将 PCIE主设备上的 PCIE总线配 置成与 PCIE板卡类型相匹配的端口， 不需要额外的 GPIO指示信号线， 与现 有技术相比降低了识别 PCIE板卡类型的开销。

图 2为本发明一实施例提供的 PCIE端口配置设备的结构示意图。如图 2 所示， 本实施例的 PCIE端口配置设备包括： 读取单元 21和配置单元 22。

其中，读取单元 21 , 用于读取 PCIE主设备上的 PCIE辅助信号线的上拉 和 /或下拉电平值， 根据读取的上拉和 /或下拉电平值识别 PCIE板卡的类型， 其中，上述 PCIE板卡与上述 PCIE辅助信号线连接， 并通过上拉和 /或下拉器 件对上述 PCIE辅助信号线做上拉和 /或下拉处理。

配置单元 22, 与读取单元 21连接， 用于将 PCIE主设备上的 PCIE总线 配置为与读取单元 21识别出的 PCIE板卡的类型相匹配的 PCIE端口。

在一可选实施方式中， 读取单元 21具体用于在 PCIE主设备启动或复位 时， 设置上述 PCIE辅助信号线为输入状态， 读取上述 PCIE辅助信号线的上 拉和 /或下拉电平值， 查询预设的电平值与类型映射关系， 确定与读取的上拉 和 /或下拉电平值对应的类型为上述 PCIE板卡的类型。

基于上述实施方式， 可选的， 本实施例的配置单元 22还用于在将 PCIE 主设备上的 PCIE总线配置为与上述 PCIE板卡的类型相匹配的 PCIE端口之 后， 设置上述 PCIE辅助信号线为实现原始功能的状态。

在一可选实施方式中， 上述 PCIE辅助信号线为一根 PCIE复位信号线； 基于此， 读取单元 21具体用于读取上述 PCIE复位信号线的上拉或下拉电平 值， 根据读取的 PCIE复位信号线的上拉或下拉电平值识别上述 PCIE板卡的 类型。

在一可选实施方式中， 上述 PCIE辅助信号线为两根或两根以上的 PCIE 复位信号线； 基于此， 读取单元 21具体用于读取每根 PCIE复位信号线的上 拉或下拉电平值，根据读取的 PCIE复位信号线的上拉或下拉电平值识别上述 PCIE板卡的类型。

在一可选实施方式中， 上述 PCIE辅助信号线还可以是 PCIE复用预留信 号线和 /或 PCIE唤醒信号线。

在一可选实施方式中，上述 PCIE辅助信号线可以为一个或多个。所述多 个 PCIE辅助信号线可以是同一类型的多根 PCIE辅助信号线， 也可以是不同 类型的多跟 PCIE辅助信号线。

本实施例的提供的 PCIE端口配置设备在实现上可以是处理器系统� �的 CPU, 但不限于此。 其中， 本实施例的 PCIE端口配置设备与 PCIE主设备、 PCIE板卡一起可以构成一处理器系统。

本实施例提供的 PCIE端口配置设备的各功能单元可用于执行上� � PCIE 端口配置方法实施例中的相应流程， 其具体工作原理可参见上述方法实施例 的描述， 在此不再赘述。

本实施例提供的 PCIE端口配置设备， 通过复用 PCIE主设备已经存在的 辅助信号线对 PCIE板卡进行类型识别， 进而将 PCIE主设备上的 PCIE总线 配置成与 PCIE板卡类型相匹配的端口， 不需要额外的 GPIO指示信号线， 与 现有技术相比降低了识别 PCIE板卡类型的开销。

本发明一实施例提供一种 PCIE板卡， 该 PCIE板卡与 PCIE主设备上的 PCIE辅助信号线连接， 并通过上拉和 /或下拉器件对所述 PCIE辅助信号线做 上拉和 /或下拉处理。

可选的， 本实施例的 PCIE板卡可以通过扣板连接器或背板连接器等� � PCIE主设备上的 PCIE辅助信号线连接。 本实施例的 PCIE板卡可以包括一 个或多个 PCIE从设备。 基于上述， 本实施例 PCIE板卡与 PCIE主设备的连 接关系如图 3所示， 如图 3所示， PCIE主设备还与 PCIE端口配置设备连接。 其中， PCIE端口配置设备可以是一 CPU, 则图 3所示可以是由 CPU、 PCIE 主设备和 PCIE板卡构成的处理器系统。

可选的， 上述上拉器件可以为上拉电阻， 上述下拉器件可以为下拉电阻， 但不限于此。

本实施例提供的 PCIE板卡与 PCIE主设备以及上述实施例提供的 PCIE 端口配置设备相配合 , 使得 PCIE端口配置设备可以通过复用 PCIE主设备已 经存在的辅助信号线对 PCIE板卡进行类型识别， 进而将 PCIE主设备上的 PCIE总线配置成与 PCIE板卡类型相匹配的端口， 不需要额外的 GPIO指示 信号线， 为降低识别 PCIE板卡类型的开销提供了条件。

本领域普通技术人员可以理解： 实现上述方法实施例的全部或部分步骤 可以通过程序指令相关的硬件来完成， 前述的程序可以存储于一计算机可读 取存储介质中， 该程序在执行时， 执行包括上述方法实施例的步骤； 而前述 的存储介质包括： ROM, RAM, 磁碟或者光盘等各种可以存储程序代码的介 质。

最后应说明的是： 以上各实施例仅用以说明本发明的技术方案， 而非对 其限制； 尽管参照前述各实施例对本发明进行了详细的 说明， 本领域的普通 技术人员应当理解：其依然可以对前述各实施 例所记载的技术方案进行修改， 或者对其中部分或者全部技术特征进行等同替 换； 而这些修改或者替换， 并 不使相应技术方案的本质脱离本发明各实施例 技术方案的范围。