以下、本発明の好ましい実施の形態を、図� ��を参照しながら説明する。

 (第1実施形態)
 [構成]
 図1は、本発明の第1実施形態の抵抗変化型� �子の構成の一例を示した模式図である。

 図1に示すように、本実施形態の抵抗変化 型素子10は、基板1と、基板1の上に形成され� �下部電極2(第1電極)と、下部電極2の上に形成 された抵抗変化層3と、抵抗変化層3の上に形� ��された上部電極4(第2電極)と、を備える。下 部電極2と上部電極4とは、それぞれ抵抗変化� ��3に電気的に接続されている。なお、上部電 極4が第1電極、下部電極2が第2電極であって� �よい。

 基板1は、例えばシリコン基板により構成 される。

 下部電極2および上部電極4は、例えば、Ag(� �)、Au(金)、Pt(白金)、Ru(ルテニウム)、RuO ₂ (酸化ルテニウム)、Ir(イリジウム)、IrO ₂ (酸化イリジウム)、TiO(酸化チタン)、TiN(窒化� ��タン)、TiAlN(窒化チタンアルミニウム)、Ta(� �ンタル)、TaN(窒化タンタル)よりなる群から� �ばれた一つあるいは複数の材料を用いて構� �することができる。これらの材料は、300℃� �度の温度でも安定であり、後述する抵抗変� �層3の層形成時の条件にも適合する。

 抵抗変化層3は、(M’ _x Fe _1-x )Fe ₂ O ₄ の化学式で表されるスピネル構造を有する材 料よりなり、M’は、Mn(マンガン)、Co(コバル� ��)、Ni(ニッケル)、Cu(銅)、Zn(亜鉛)よりなる群 から選ばれた一つあるいは複数の遷移金属で ある。すなわち、抵抗変化層3の材料は、Fe ₃ O ₄ (四酸化三鉄)を主成分として、所定の遷移金� ��を不純物として含む。なお、抵抗変化層3が 複数の遷移金属(Fe以外)を含む場合、それぞ� �の遷移金属(Fe以外)が結晶中でFeのサイトに� �換している比率(上記化学式を参照)の合計を Xとする。

 抵抗変化層3の抵抗率(体積抵抗率)は、0.5� �cm以上100ωcm以下であることが好ましい。M’� ��Niの場合には、X(不純物としてのNiの割合)が 0.35以上0.9以下であることが好ましい。

 抵抗変化層3の厚みは1μm以下であること� �好ましい。かかる構成により、電圧パルス� �加によって抵抗変化型素子の抵抗値を変化� �せることが充分に可能となる。

 抵抗変化層3の厚みは200nm以下であること� ��さらに好ましい。かかる構成により、パタ� ��ンニングプロセスにおいてリソグラフィー� ��使用する場合に、加工し易くなり、抵抗変� ��型素子の抵抗値を変化させる電圧パルスの� ��圧値を低くすることが可能となる。

 抵抗変化層3の厚みは、少なくとも10nm以� �であることが好ましい。かかる構成により� �電圧印加時のブレークダウン(絶縁破壊)をよ り確実に回避することが可能となる。

 なお、抵抗変化型素子の抵抗値を変化さ� ��る電圧パルスの電圧値を低くするという観� ��からは、抵抗変化層3の厚みは薄いほど好ま しい。

 [製造方法]
 まず、基板1の上に、スパッタリングなどに より、下部電極2(厚さは例えば0.2μm)が形成さ れる。M’Fe ₂ O ₄ のターゲットとFe ₃ O ₄ のターゲットが用意され、スパッタリングに よりそれぞれのターゲットを同時に放電させ て、下部電極2の上に(M’ _x Fe _1-x )Fe ₂ O ₄ の化学式で表されるスピネル構造を有する抵 抗変化層3が形成される。さらに抵抗変化層3� ��上に、スパッタリングなどにより上部電極4 (厚さは例えば0.2μm)が形成され、抵抗変化型� ��子10が得られる。

 下部電極2や上部電極4、抵抗変化層3の大� ��さや形状は、マスクとリソグラフィによっ� ��調整可能である。

 抵抗変化層3の抵抗率(あるいはXの値)は、 それぞれのターゲットへの印加電圧を調整す ることにより容易に調整されうる。基板温度 は300℃とすることができる。

 [動作]
 図1に示すように、抵抗変化型素子10の使用� ��には、下部電極2と上部電極4とが、それぞ� �電源5(電圧パルス印加装置)の異なる端子に� �気的に接続される。電源5は、抵抗変化型素� ��10を駆動するための電源である。電源5は、� ��部電極2と上部電極4との間に所定の電圧お� �び時間幅の電気パルス(電圧パルス)を印加可 能に構成されている。以下、電圧パルスの電 圧は下部電極2を基準にした上部電極4の電位� ��特定されるものとする。

 電源5により該電気パルスが印加されると 、抵抗変化層3の抵抗値(電気抵抗)は増加また は減少する。以下、抵抗変化層3の抵抗値が� �い所定の値にある場合を、抵抗変化型素子10 が高抵抗状態にあるといい、抵抗変化層3の� �抗値が高抵抗状態よりも低い所定の値にあ� �場合を、抵抗変化型素子10が低抵抗状態にあ るという。

 例えば、電圧が第1の閾値電圧(プラスの� �圧)以上の(電圧の絶対値の大きな)電圧パル� �(第1の電圧を有する第1電圧パルス)が印加さ� ��た場合に抵抗変化層2の抵抗値が減少するが 、第1の閾値電圧よりも小さな(絶対値の小さ� ��)電圧パルスが印加されても、抵抗変化層2� �抵抗値は変化しない。

 一方、電圧が第2の閾値電圧(マイナスの� �圧)以下の(電圧の絶対値の大きな)電圧パル� �(第2の電圧を有する第2電圧パルス)が印加さ� ��た場合に抵抗変化層2の抵抗値が増加する一 方、第2の閾値電圧(マイナスの電圧)よりも大 きな(絶対値の小さな)電圧パルスが印加され� ��も、抵抗変化層2の抵抗値は変化しない。

 このように、本実施形態の抵抗変化型素� ��は、バイポーラ型の駆動に用いることがで� ��る。本実施形態の抵抗変化型素子10では、� �えば、電圧パルスの強さ(電圧)が±2V、パル� �幅が100ns(高抵抗状態から低抵抗状態への書� �込み時も、低抵抗状態から高抵抗状態への� �き込み時も同じ)などとすることができる。

 本実施形態においては、高抵抗状態を「0 」に対応させ、低抵抗状態を「1」に対応さ� �、抵抗変化型素子10の初期状態は高抵抗状態 (「0」)にあるものとする。なお、いずれの抵 抗状態にいずれの値を割り当てるか、および いずれの抵抗状態を初期状態とするかは任意 である。

 図2は、本発明の第1実施形態の抵抗変化� �素子を動作させる回路の一例を示す図であ� �。ここでは、抵抗変化型素子10はメモリとし て使用され、1ビットデータの処理(書き込み� ��読み出し)を行うものとする。図2の回路は� �抵抗変化型素子10と、第1端子11と第2端子12と を備えている。抵抗変化型素子10の上部電極4 は第1端子11に電気的に接続されており、下部 電極2は第2端子12に電気的に接続されている� �

 図3は、本発明の第1実施形態の抵抗変化� �素子にデータを書き込む場合における動作� �示す図である。図4は、本発明の第1実施形態 の抵抗変化型素子にデータを書き込む際の抵 抗値変化を示す図である。図3に示すように� �書き込み時には、第2端子12は接地(グランド: GND)され、第1端子11に電圧パルスが印加され� �。電圧パルスは、下部電極2および接地点を� ��準に特定される。

 第1端子11に第1の閾値電圧(例えば+1V)以上� ��プラス(正極性)の書き込み用電圧パルス(以� ��、正極性パルス:第1電圧パルス)が印加され� ��と、図4に示すように抵抗変化型素子10の抵� ��値は、高抵抗状態のRbから低抵抗状態のRaへ と減少する。一方、第1端子11に第2の閾値電� �(例えば-1V)以下のマイナス(負極性)の書き込� ��用電圧パルス(以下、負極性パルス:第2電圧� ��ルス)が印加されると、図4に示すように抵� �変化型素子10の抵抗値は、低抵抗状態のRaか� ��高抵抗状態のRbへと増加する。すなわち、� �3の矢印の向きに電流が流れるように電圧パ� ��スが印加されると抵抗変化型素子の抵抗値� ��減少する一方、該矢印に対して逆向きに電� ��が流れるように電圧パルスが印加されると� ��抗変化型素子の抵抗値が増加する。

 抵抗変化型素子10に、「1」を表す1ビット データを書き込む(記録する)場合には、抵抗� ��化型素子10は低抵抗状態へと変化する(もと� ��と低抵抗状態にあって変化しない場合を含� ��)。かかる動作を、「低抵抗状態への書き込 み」と呼ぶ。低抵抗状態への書き込みにおい ては、図3の第2端子12が接地され、第1端子11� �書き込み用の正極性パルスが印加される。� �極性パルスの電圧値は例えば+2V、パルス幅� �例えば100nsとされる。かかる動作によれば、 抵抗変化型素子10には正極性パルスが印加さ� ��、抵抗変化型素子10の抵抗値は低抵抗状態� �Raとなる。すなわち、電圧パルス印加前の抵 抗値がRbの場合にはRaへと変化し、電圧パル� �印加前の抵抗値がRaの場合にはRaのまま変化� ��ない。以上の方法により、抵抗変化型素子1 0の低抵抗状態への書き込みが行われる。

 抵抗変化型素子10に、「0」を表す1ビット データを書き込む(記録する)場合には、抵抗� ��化型素子10は高抵抗状態へと変化する(もと� ��と高抵抗状態にあって変化しない場合を含� ��)。かかる動作を、「高抵抗状態への書き込 み」と呼ぶ。高抵抗状態への書き込みにおい ては、図3の第2端子12が接地され、第1端子11� �書き込み用の負極性パルスが印加される。� �極性パルスの電圧値は例えば-2V、パルス幅� �例えば100nsとされる。かかる動作によれば、 抵抗変化型素子10には負極性パルスが印加さ� ��、抵抗変化型素子10の抵抗値は高抵抗状態� �Rbとなる。すなわち、電圧パルス印加前の抵 抗値がRbの場合にはRbのまま変化せず、電圧� �ルス印加前の抵抗値がRaの場合にはRbへと変� ��する。以上の方法により、抵抗変化型素子1 0の高抵抗状態への書き込みが行われる。

 図5は、本発明の第1実施形態の抵抗変化� �素子に書き込まれたデータを読み出す場合� �おける動作を示す図である。図6は、本発明� ��第1実施形態の抵抗変化型素子において、読 み出し時に回路を流れる電流と抵抗変化型素 子の抵抗値との関係を示す図である。図5に� �すように、書き込み時には、第2端子12は接� �(グランド:GND)され、第1端子11に読出電圧が� �加される。読出電圧は、下部電極2および接� ��点を基準に特定される。

 第1端子11に第1の閾値電圧より小さいプラ ス(正極性)あるいは第2の閾値電圧より大きい マイナス(負極性)の読み出し用電圧が印加さ� ��ると、抵抗変化型素子10の抵抗値に応じた� �流が回路を流れる。すなわち、図6に示すよ� ��に、抵抗変化型素子10の抵抗値が低抵抗状� �のRaのときには出力される電流値がIaとなり� ��抵抗変化型素子10の抵抗値が高抵抗状態のRb のときには出力される電流値がIbとなる。

 抵抗変化型素子10の抵抗状態を読み出す� �合、図5の第2端子12が接地され、第1端子11に� ��出電圧が印加される。読出電圧は例えば+0.5 Vに設定される。抵抗変化型素子10に読出電圧 が印加されると、回路を流れる電流の大きさ は、抵抗変化型素子の抵抗値に応じた電流値 となる。第1端子11と第2端子12との間を流れる 電流の電流値を検出することにより、抵抗変 化型素子10の抵抗値が得られる。すなわち、� ��流値がIaであれば、抵抗変化型素子10の抵抗 値が低抵抗状態のRaであるから、抵抗変化型� ��子10に書き込まれているデータが「1」であ� ��ことが分かり、電流値がIbであれば、抵抗� �化型素子10の抵抗値が高抵抗状態のRbである� ��ら、抵抗変化型素子10に書き込まれている� �ータが「0」であることが分かる。以上の方� ��により、抵抗変化型素子10に書き込まれて� �るデータの読み出しが行われる。

 本実施形態の抵抗変化型素子10は、電源� �切っても抵抗値が変化しない不揮発性を有� �る。

 [効果]
 本実施形態の抵抗変化型素子10では、パル� �幅が100nsという短い電圧パルスで書き込み(� �抵抗状態あるいは低抵抗状態への書き込み)� ��可能である。抵抗変化型素子10は、300℃程� �という低温で製造可能であるために、従来� �半導体製造プロセス(400℃~500℃)との親和性� �高い。さらに、フォーミングが不要であり� �データの保持特性(リテンション)も十分長く なる。

 すなわち、本実施形態の抵抗変化型素子1 0によれば、製造温度が低く、フォーミング� �不要であり、書込速度(特に高抵抗状態への� ��込速度)が速く、安定性に優れた抵抗変化型 素子および抵抗変化型記憶装置を提供するこ とが可能となる。

 また、本実施形態の抵抗変化型素子10は� �電圧パルス印加時に流れる電流の大きさが� �さく、大容量の記憶装置を実現するために� �細化した場合に、省電力を実現できる可能� �が十分ある。

 [変形例]
 第1の閾値電圧、第2の閾値電圧、正極性パ� �スおよび負極性パルスの電圧およびパルス� �、読出電圧の値は、上述の値に限定されな� �。実際に製造される抵抗変化型素子に適合� �た値であれば、どのような値であってもよ� �。

 下部電極2と抵抗変化層3との間および抵� �変化層3と上部電極4との間には、別の層が挟 持されていてもよい。下部電極2と抵抗変化� �3とが電気的に接続され、抵抗変化層3と上部 電極4とが電気的に接続されていればよい。

 上述の説明では、M’Fe ₂ O ₄ とFe ₃ O ₄ のターゲット材料を同時放電させてスパッタ リングを行い、スパッタリング時の各ターゲ ットの投入電力を調整することにより、(M’ _X Fe _1-X )Fe ₂ O ₄ の化学式のXの値を変化させる例を示した。� �かし、抵抗変化層の成分を調整する方法は� �れだけに限定されるものではない。例えば� �M’Fe ₂ O ₄ とFe ₃ O ₄ を所定の比率で混合したターゲットを用いて スパッタリングを行えば、(M’ _X Fe _1-X )Fe ₂ O ₄ の化学式のXの値を変化させることができる� �

 (実施例)
 [実施例1]
 シリコン基板の上に、0.2μmの厚さとなるよ� ��に、Ptよりなる下部電極(大きさは20μm×20μm) がスパッタリングにより形成された。NiFe ₂ O ₄ とFe ₃ O ₄ のターゲットが用意され、スパッタリングに よりそれぞれのターゲットが同時に放電させ され、マスクとリソグラフィを用いて、下部 電極の上に(Ni _x Fe _1-x )Fe ₂ O ₄ の化学式で表されるスピネル構造を有する抵 抗変化層(大きさは10μm×10μm:面積100μm ² )が形成された。抵抗変化層を形成する時の� �板温度は300℃とした。下部電極と抵抗変化� �とが接する部分の大きさは2μm×2μm(面積4μm ² )とした。抵抗変化層の厚さは100nmとした。さ らに、抵抗変化層の上に、0.2μmの厚さとなる ように、マスクとリソグラフィを用いて、Pt� ��りなる上部電極(大きさは2μm×2μm)がスパッ� ��リングにより形成され、抵抗変化型素子が� ��られた。上部電極と抵抗変化層とが接する� ��分の大きさは2μm×2μm(面積4μm ² )とした。

 実施例1では、抵抗変化層を構成する(Ni _x Fe _1-x )Fe ₂ O ₄ のXの値が0.35となるように、それぞれのター� ��ットに印加される電圧が調整された。Xの値 は、RBS(ラザフォードバックスキャッタリン� �)法および蛍光X線分析法の2つを組み合わせ� �検証された。検証の結果、Xの値は0.35であっ た。抵抗率は、4端子4探針法で測定された。� ��施例1では、抵抗変化層の抵抗率は0.5ωcmで� �った。

 上記方法により得られた抵抗変化型素子� ��電源に接続され、2種類の電圧パルス(電圧� �+2Vが-2V、パルス幅はいずれも100ns)が交互に� �加された。電圧は、下部電極に対する上部� �極の電位が高くなる電圧をプラスとした。

 電圧パルスが印加されるたびに、抵抗変� ��型素子の抵抗値が測定された。測定時には� ��+0.5Vの電圧が 秒程度印加された。この程度 の電圧では抵抗変化型素子の抵抗値は変化し なかった。印加された電圧(+0.5V)と流れる電� �とから、抵抗変化型素子の抵抗値が計算さ� �た。

 本実施例の抵抗変化型素子は、電源を切� ��ても抵抗値が変化しない不揮発性を有する� ��とが確認された。また、電圧パルス印加時� ��流れる電流の大きさを測定すると、1mA以下� ��あった。したがって、大容量の記憶装置を� ��現するために微細化した場合に、省電力を� ��現できる可能性が十分あることが分かった� ��

 図7は、実施例1の抵抗変化型素子に対し� �電圧パルスを印加したときの抵抗値変化を� �す図である。図に示すように、1回目のパル� ��印加(正極性パルスの印加)により、高抵抗� �態(約5600ω)から低抵抗状態(約1800ω)へと変化� ��た。2回目のパルス印加(負極性パルスの印� �)により、低抵抗状態から高抵抗状態へと復� ��した。その後は、2種類の電圧パルス(正極� �パルスと負極性パルス)の印加により、安定� ��て低抵抗状態と高抵抗状態の間を周期的に� ��移した。すなわち、実施例1で得られた抵抗 変化型素子は1回目のパルス印加から良好の� �モリ特性を有していた。よって、実施例1の� ��抗変化型素子は、フォーミングが不要であ� ��て、各層を形成して得られた抵抗変化型素� ��をそのままの状態でメモリとして用いるこ� ��ができることが分かった。

 実施例1の抵抗変化型素子が低抵抗状態に あるときに正極性パルスを印加しても、抵抗 値は実質的に変化せず、低抵抗状態のままで あった。一方、該抵抗変化型素子が高抵抗状 態にあるときに負極性パルスを印加しても、 抵抗値は実質的に変化せず、高抵抗状態のま まであった。以上の結果から、実施例1の抵� �変化型素子は上書き可能であることが分か� �た。

 [実施例2]
 実施例2では、パラメータが違うことを除け ば、実施例1と同様の方法で抵抗変化型素子� �形成され、書き込みおよび読み出しが行わ� �た。

 すなわち、実施例2では抵抗変化層を構成す る(Ni _x Fe _1-x )Fe ₂ O ₄ のXの値が0.65となるように、それぞれのター� ��ットに印加される電圧が調整された。Xの値 は、RBS(ラザフォードバックスキャッタリン� �)法および蛍光X線分析法の2つを組み合わせ� �検証された。検証の結果、Xの値は0.65であっ た。抵抗率は、4端子4探針法で測定された。� ��施例2における抵抗変化層の抵抗率は、10ωcm であった。

 本実施例の抵抗変化型素子は、電源を切� ��ても抵抗値が変化しない不揮発性を有する� ��とが確認された。また、電圧パルス印加時� ��流れる電流の大きさを測定すると、1mA以下� ��あった。したがって、大容量の記憶装置を� ��現するために微細化した場合に、省電力を� ��現できる可能性が十分あることが分かった� ��

 図8は、実施例2の抵抗変化型素子に対し� �電圧パルスを印加したときの抵抗値変化を� �す図である。図に示すように、1回目のパル� ��印加(正極性パルスの印加)により、高抵抗� �態(約30000ω)から低抵抗状態(約5000ω)へと変化 した。2回目のパルス印加(負極性パルスの印� ��)により、低抵抗状態から高抵抗状態へと復 帰した。その後は、2種類の電圧パルス(正極� ��パルスと負極性パルス)の印加により、安定 して低抵抗状態と高抵抗状態の間を周期的に 遷移した。すなわち、実施例2で得られた抵� �変化型素子は1回目のパルス印加から良好の� ��モリ特性を有していた。よって、実施例2の 抵抗変化型素子は、フォーミングが不要であ って、各層を形成して得られた抵抗変化型素 子をそのままの状態でメモリとして用いるこ とができることが分かった。

 実施例2の抵抗変化型素子が低抵抗状態に あるときに正極性パルスを印加しても、抵抗 値は実質的に変化せず、低抵抗状態のままで あった。一方、該抵抗変化型素子が高抵抗状 態にあるときに負極性パルスを印加しても、 抵抗値は実質的に変化せず、高抵抗状態のま まであった。以上の結果から、実施例1の抵� �変化型素子は上書き可能であることが分か� �た。

 [実施例3]
 実施例3では、パラメータが違うことを除け ば、実施例1と同様の方法で抵抗変化型素子� �形成され、書き込みおよび読み出しが行わ� �た。

 すなわち、実施例3では抵抗変化層を構成す る(Ni _x Fe _1-x )Fe ₂ O ₄ のXの値が0.90となるように、それぞれのター� ��ットに印加される電圧が調整された。Xの値 は、RBS(ラザフォードバックスキャッタリン� �)法および蛍光X線分析法の2つを組み合わせ� �検証された。検証の結果、Xの値は0.90であっ た。抵抗率は、4端子4探針法で測定された。� ��施例3における抵抗変化層の抵抗率は、100ωc mであった。

 本実施例の抵抗変化型素子は、電源を切� ��ても抵抗値が変化しない不揮発性を有する� ��とが確認された。また、電圧パルス印加時� ��流れる電流の大きさを測定すると、1mA以下� ��あった。したがって、大容量の記憶装置を� ��現するために微細化した場合に、省電力を� ��現できる可能性が十分あることが分かった� ��

 図9は、実施例3の抵抗変化型素子に対し� �電圧パルスを印加したときの抵抗値変化を� �す図である。図に示すように、1回目のパル� ��印加(正極性パルスの印加)により、高抵抗� �態(約50000ω)から低抵抗状態(約8500ω)へと変化 した。2回目のパルス印加(負極性パルスの印� ��)により、低抵抗状態から高抵抗状態へと復 帰した。その後は、2種類の電圧パルス(正極� ��パルスと負極性パルス)の印加により、安定 して低抵抗状態と高抵抗状態の間を周期的に 遷移した。すなわち、実施例3で得られた抵� �変化型素子は1回目のパルス印加から良好の� ��モリ特性を有していた。よって、実施例3の 抵抗変化型素子は、フォーミングが不要であ って、各層を形成して得られた抵抗変化型素 子をそのままの状態でメモリとして用いるこ とができることが分かった。

 実施例3の抵抗変化型素子が低抵抗状態に あるときに正極性パルスを印加しても、抵抗 値は実質的に変化せず、低抵抗状態のままで あった。一方、該抵抗変化型素子が高抵抗状 態にあるときに負極性パルスを印加しても、 抵抗値は実質的に変化せず、高抵抗状態のま まであった。以上の結果から、実施例1の抵� �変化型素子は上書き可能であることが分か� �た。

 [実施例4]
 実施例4では、実施例3で得られたX=0.90の抵� �変化型素子を用いて、エンデュランス特性(� ��作の安定性)が検証された。

 図10は、実施例3で得られた抵抗変化型素� ��に対し、約2万回だけ低抵抗状態への書き込 み動作(電圧パルス:+2V、100ns)と高抵抗状態へ� ��書き込み動作(電圧パルス:-2V、100ns)を繰り� �した時の抵抗値変化を示す図である。図に� �すように、書き込みが2万回以上繰り返され� ��も、抵抗変化型素子は、安定して低抵抗状� ��と高抵抗状態の間を周期的に遷移すること� ��分かった。また、実験の開始(図9)から最後( 図10)まで、低抵抗状態における抵抗値と高抵 抗状態における抵抗値がほとんど変化してい ないことが分かった。よって、実施例3で得� �れた抵抗変化型素子は、良好なエンデュラ� �ス特性を示すことが分かった。

 [実施例5]
 シリコン基板の上に、0.2μmの厚さとなるよ� ��に、Ptよりなる下部電極(大きさは20μm×20μm) がスパッタリングにより形成された。ZnFe ₂ O ₄ とFe ₃ O ₄ のターゲットが用意され、スパッタリングに よりそれぞれのターゲットが同時に放電させ され、下部電極の上に(Zn _x Fe _1-x )Fe ₂ O ₄ の化学式で表されるスピネル構造を有する抵 抗変化層(大きさは10μm×10μm)が形成された。� ��抗変化層の厚さは100nmとした。さらに、抵� �変化層の上に、0.2μmの厚さとなるように、Pt よりなる上部電極(大きさは2μm×2μm)がスパッ タリングにより形成され、抵抗変化型素子が 得られた。

 実施例5では、抵抗変化層を構成する(Zn _x Fe _1-x )Fe ₂ O ₄ のXの値が0.50となるように、それぞれのター� ��ットに印加される電圧が調整された。Xの値 は、RBS(ラザフォードバックスキャッタリン� �)法および蛍光X線分析法の2つを組み合わせ� �検証された。検証の結果、Xの値は0.50であっ た。抵抗率は、4端子4探針法で測定された。� ��施例5における抵抗変化層の抵抗率は、3ωcm� ��あった。

 上記方法により得られた抵抗変化型素子� ��電源に接続され、2種類の電圧パルス(電圧� �+5Vが-5V、パルス幅はいずれも200ns)が交互に� �加された。電圧は、下部電極に対する上部� �極の電位が高くなる電圧をプラスとした。

 電圧パルスが印加されるたびに、抵抗変� ��型素子の抵抗値が測定された。測定時には� ��+0.5Vの電圧が 秒程度印加された。この程度 の電圧では抵抗変化型素子の抵抗値は変化し なかった。印加された電圧(+0.5V)と流れる電� �とから、抵抗変化型素子の抵抗値が計算さ� �た。

 本実施例の抵抗変化型素子は、電源を切� ��ても抵抗値が変化しない不揮発性を有する� ��とが確認された。また、電圧パルス印加時� ��流れる電流の大きさを測定すると、1mA以下� ��あった。したがって、大容量の記憶装置を� ��現するために微細化した場合に、省電力を� ��現できる可能性が十分あることが分かった� ��

 図11は、実施例5の抵抗変化型素子に対し� ��電圧パルスを印加したときの抵抗値変化を� ��す図である。図に示すように、1回目のパル ス印加(正極性パルスの印加)により、高抵抗� ��態(約4500ω)から低抵抗状態(約2000ω)へと変化 した。2回目のパルス印加(負極性パルスの印� ��)により、低抵抗状態から高抵抗状態へと復 帰した。その後は、2種類の電圧パルス(正極� ��パルスと負極性パルス)の印加により、安定 して低抵抗状態と高抵抗状態の間を周期的に 遷移した。すなわち、実施例5で得られた抵� �変化型素子は1回目のパルス印加から良好の� ��モリ特性を有していた。よって、実施例5の 抵抗変化型素子は、フォーミングが不要であ って、各層を形成して得られた抵抗変化型素 子をそのままの状態でメモリとして用いるこ とができることが分かった。

 実施例5の抵抗変化型素子が低抵抗状態に あるときに正極性パルスを印加しても、抵抗 値は実質的に変化せず、低抵抗状態のままで あった。一方、該抵抗変化型素子が高抵抗状 態にあるときに負極性パルスを印加しても、 抵抗値は実質的に変化せず、高抵抗状態のま まであった。以上の結果から、実施例1の抵� �変化型素子は上書き可能であることが分か� �た。

 [比較例1]
 比較例1では、パラメータが違うことを除け ば、実施例1と同様の方法で抵抗変化型素子� �形成され、書き込みおよび読み出しが行わ� �た。

 すなわち、比較例1では抵抗変化層を構成す る(Ni _x Fe _1-x )Fe ₂ O ₄ のXの値が0.30となるように、それぞれのター� ��ットに印加される電圧が調整された。Xの値 は、RBS(ラザフォードバックスキャッタリン� �)法および蛍光X線分析法の2つを組み合わせ� �検証された。検証の結果、Xの値は0.30であっ た。抵抗率は、4端子4探針法で測定された。� ��較例1における抵抗変化層の抵抗率は、0.3ωc mであった。

 図12は、比較例1の抵抗変化型素子に対し� ��電圧パルスを印加したときの抵抗値変化を� ��す図である。図に示すように、X=0.30では、� ��圧パルスを印加しても抵抗値の変化はほと� ��どなく、メモリ特性を示さなかった。

 [比較例2]
 比較例2では、パラメータが違うことを除け ば、実施例1と同様の方法で抵抗変化型素子� �形成され、書き込みおよび読み出しが行わ� �た。

 すなわち、比較例2では抵抗変化層を構成す る(Ni _x Fe _1-x )Fe ₂ O ₄ のXの値が0.95となるように、それぞれのター� ��ットに印加される電圧が調整された。Xの値 は、RBS(ラザフォードバックスキャッタリン� �)法および蛍光X線分析法の2つを組み合わせ� �検証された。検証の結果、Xの値は0.95であっ た。抵抗率は、4端子4探針法で測定された。� ��較例2における抵抗変化層の抵抗率は、150ωc mであった。

 図12は、比較例3の抵抗変化型素子に対し� ��電圧パルスを印加したときの抵抗値変化を� ��す図である。図に示すように、X=0.90では、� ��圧パルスを印加しても抵抗値の変化はほと� ��どなく、メモリ特性を示さなかった。

 [比較例3]
 シリコン基板の上に、0.2μmの厚さとなるよ� ��に、Ptよりなる下部電極(大きさは20μm×20μm) がスパッタリングにより形成された。Fe ₃ O ₄ のターゲットが用意され、スパッタリングに より、下部電極の上にFe ₃ O ₄ の化学式で表されるスピネル構造を有する抵 抗変化層(大きさは10μm×10μm)が形成された。� ��抗変化層の厚さは100nmとした。さらに、抵� �変化層の上に、0.2μmの厚さとなるように、Pt よりなる上部電極(大きさは2μm×2μm)がスパッ タリングにより形成され、抵抗変化型素子が 得られた。
抵抗率は、4端子4探針法で測定された。比較� ��3における抵抗変化層の抵抗率は、0.01ωcmで� ��った。

 上記方法により得られた抵抗変化型素子� ��電源に接続され、2種類の電圧パルス(電圧� �+3Vが-3V、パルス幅はいずれも100ns)が選択的� �印加された。電圧は、下部電極に対する上� �電極の電位が高くなる電圧をプラスとした� �

 電圧パルスが印加されるたびに、抵抗変� ��型素子の抵抗値が測定された。測定時には� ��+0.5Vの電圧が 秒程度印加された。この程度 の電圧では抵抗変化型素子の抵抗値は変化し なかった。印加された電圧(+0.5V)と流れる電� �とから、抵抗変化型素子の抵抗値が計算さ� �た。

 図14は、比較例3の抵抗変化型素子に対し� ��電圧パルスを印加したときの抵抗値変化を� ��す図である。図に示すように、比較例3の抵 抗変化型素子は、初期状態における抵抗値が 低く、-3V、100μsのフォーミング電圧パルスを 6回印加した後で始めて、メモリ特性が発揮� �れるようになった。すなわち、比較例3で得� ��れた抵抗変化型素子はメモリ特性を発揮さ� ��るためにフォーミングが必要であることが� ��かった。

 [実施例6]
 実施例1ないし実施例5では、抵抗変化型素� �が2つの抵抗状態を有する。かかる特定を使� ��して、それぞれの抵抗状態における抵抗値� ��数値を割り当ることにより、「1ビット」の データを読み書き可能とした。しかし、3個� �上の抵抗状態を設定し、書き込む値に応じ� �各抵抗状態へと抵抗変化型素子を遷移させ� �ことで、多値データ(3つ以上の値を取りうる データ)を読み書き可能とすることが可能と� �る。

 図15は、実施例6の抵抗変化型素子に対して� ��圧パルスを印加したときの抵抗値変化を示� ��図である。本実施例では、抵抗変化層とし� ��Ni _0.9 Fe _0.1 Fe ₂ O ₄ の化学式で表されるスピネル構造を有する材 料を抵抗変化層に用いて抵抗変化型素子を形 成した(実施例3と同様)。この抵抗変化型素子 に、+3V、100nsの正極性パルスを印加すると、� ��15に示すように、抵抗変化型素子の抵抗値� �、約50000ωから約8600ωへと変化した。(抵抗率 は、4端子4探針法で測定された。)続いて、-1V 、100nsの負極性パルスを抵抗変化型素子に印� ��すると、図15に示すように、1回目の印加で1 5000ωへ、2回目の印加で25000ωへ、3回目の印加 で40000ωへ変化し、4回目の印加で約50000ωへと 復帰した。同様の処理を繰り返すことにより 、再現性よく、5個の抵抗状態の間を遷移し� �。

 以上の結果から、実施例6の抵抗変化型素 子は多値メモリとして利用可能であることが 分かった。なお、例えば負極性パルスの電圧 やパルス幅を調整することで、1回のみの電� �パルス印加で、抵抗変化型素子を所望の抵� �値へと変化させることとしてもよい。この� �合、正極性パルスの種類は1種類のみである� ��、負極性パルスの種類は複数存在すること� ��なる。

 [考察]
 比較例3から、Fe ₃ O ₄ を抵抗変化層に用いた抵抗変化型素子にメモ リ特性を発現させるためには、フォーミング と呼ばれる前処理が必要であることが分かる 。比較例3のフォーミング処理では、-3V、100μ sの電圧パルスを数回印加することで抵抗値� �増加する。このことから、該フォーミング� �理は、Fe ₃ O ₄ の一部をγ-Fe ₂ O ₄ あるいはα-Fe ₂ O ₄ の高抵抗相に変える(酸化する)過程と考えら� ��る。

 パルス抵抗変化を示しているのは、あくま� ��もFe ₃ O ₄ であると考えられる。メモリ特性を発現させ るためには抵抗の低いFe ₃ O ₄ が抵抗の高い材料と混じりあい、全体として 抵抗値が高くなる必要があると考えられる。

 実施例1ないし5で判明したように、Fe ₃ O ₄ にNiやZnなどの添加元素を入れると抵抗値が� �加する。実施例1ないし5でフォーミングが不 要となったのは、NiやZnなどの遷移金属を添� �することで抵抗値が増加したためと考えら� �る。NiやZn以外でも、Fe ₃ O ₄ と同じ構造を有し(スピネル構造のFe ₃ O ₄ において、結晶構造を維持したままFeのサイ� ��を置換可能であり)、電気抵抗を上昇させる 元素であれば、該元素をFeの代わりに部分的� ��存在させることでフォーミングが不要にな� ��ことが類推される。かかる元素としては、N i、Zn以外に、Cu、Mn、Coが挙げられる。

 また、各実施例で得られた抵抗変化層は� ��モルファス構造ではなく多結晶構造を有す� ��。よって、本実施例の抵抗変化型素子は、� ��来の抵抗変化型素子よりも長期間使用して� ��メモリとしての信頼性を維持できることが� ��かる。また、データが書き込まれた状態で� ��時間放置しても、抵抗値の変化が起こりに� ��く、データのリテンションが十分確保され� ��ことが分かる。

 (第2実施形態)
 本実施形態では、第1実施形態で述べた抵抗 変化型素子の応用例として、当該抵抗変化型 素子を組み込んだ抵抗変化型記憶装置200の構 成および動作を説明する。

 [抵抗変化型記憶装置200の構成] 
 図16は、本発明の第2実施形態の抵抗変化型� ��憶装置の一構成例を示したブロック図であ� ��。 

 抵抗変化型記憶装置200は、メモリアレイ2 01と、アドレスバッファ202と、制御部203(電圧 パルス印加装置)と、行デコーダ204と、ワー� �線ドライバ205(ワード線駆動部)と、列デコー ダ206と、ビット線/プレート線ドライバ207(ビ� ��ト線/プレート線駆動部)とを備える。

 メモリアレイ201には、図16に示すように� �第1方向に延びる2本のワード線W1、W2と、ワ� �ド線W1、W2と交差して第2方向に延びる2本の� �ット線B1、B2と、ビット線B1、B2に一対一で対 応して第2方向に延びる2本のプレート線P1、P2 と、ワード線W1、W2とビット線B1、B2との間の� ��交差点に対応してマトリクス状に設けられ� ��4個のトランジスタT211、T212、T221、T222と、� �ランジスタT211、T212、T221、T222に一対一で対� ��してマトリクス状に設けられた4個のメモリ セルMC211、MC212、MC221、MC222と、がある。勿論� ��ここで述べた個数や本数に限られるもので� ��く、例えば、図16の抵抗変化型記憶装置200� �は、メモリアレイ201中に4つのメモリセルMC21 1、MC212、MC221、MC222を含む例が示されている� �、5つ以上のメモリセルをマトリックス状に� ��列するよう、メモリアレイを構成しても良� ��。

 なおメモリセルMC211、MC212、MC221、MC222の� �々は、本発明の抵抗変化型素子を備えてお� �、例えば第1実施形態の図2に示した抵抗変化 型素子10からなる。

 ここで、トランジスタT211およびメモリセ ルMC211は、ビット線B1とプレート線P1との間に おいて、トランジスタT211のソース(第2主端子 )とメモリセル211の第1端子11(図2参照)とが接� �されるようにして直列に並んでいる。より� �しくは、トランジスタT211は、ビット線B1と� �モリセルMC211との間で、ビット線B1とメモリ� ��ルMC211とに接続され、メモリセルMC211は、ト ランジスタT211とプレート線P1との間で、トラ ンジスタT211とプレート線P1とに接続されてい る。なお、トランジスタT211のドレイン(第1主 端子)はビット線B1に接続され、メモリセルMC2 11の第2端子12(図2参照)は、プレート線P1に接� �されている。また、トランジスタT211のゲー� ��(制御端子)がワード線W1に接続されている。 なお、トランジスタT211のソースとドレイン� �、入れ替わっていてもよい。すなわち、ソ� �ス(第1主端子)がビット線B1に、ドレイン(第2� ��端子)がメモリセル211の第1端子11に接続され ていてもよい。トランジスタは例えばMOS-FET� �もよいが、制御端子と第1主端子、第2主端子 を備えるスイッチング素子であればどのよう なものでもよい。

 なおここで、他の3個のトランジスタT212� �T221、T222およびこれらのトランジスタT212、T2 21、T222と直列配置される3個のメモリセルMC212 、MC211、MC222は、トランジスタT211とメモリセ� ��MC211と同様の態様でビット線およびプレー� �線に接続される(図16参照)。

 これにより、トランジスタT211、T212、T221� ��T222の各々のゲートに、ワード線W1またはワ� ��ド線W2を介して所定の電圧(活性化電圧)が印 加されると、トランジスタT211、T212、T221、T22 2のドレインとソースとの間が導通する。

 アドレスバッファ202は、外部回路(不図示 )からアドレス信号ADDRESSを受け取り、このア� ��レス信号ADDRESSに基づいて行アドレス信号ROW を行デコーダ204に出力するとともに、列アド レス信号COLUMNを列デコーダ206に出力する。ア ドレス信号ADDRESSは、メモリセルMC211、MC212、M C221、MC222のうちの選択されるメモリセルのア ドレスを示す信号である。行アドレス信号ROW は、アドレス信号ADDRESSに示されたアドレス� �うちの行のアドレスを示す信号であり、列� �ドレス信号COLUMNは、アドレス信号ADDRESSに示� ��れたアドレスのうちの列のアドレスを示す� ��号である。

 制御部203は、外部回路から受け取ったモ� ��ド選択信号MODEに応じて、書き込みモード(Di nの値によって、低抵抗状態への書き込みモ� �ドまたは高抵抗状態への書き込みモードが� �一的に選択される)または読み出しモードの� ��ちのいずれか1つのモードを選択する。

 制御部203は、書き込みモードでは、外部� ��路から受け取った入力データDinに応じて、� ��低抵抗状態への書き込み電圧パルス印加」� ��たは「高抵抗状態への書き込み電圧パルス� ��加」を指示する制御信号CONTをビット線/プ� �ート線ドライバ207に出力する。

 制御部203は、読み出しモードでは、「読み� ��し(再生)電圧印加」を指示する制御信号CONT� ��ビット線/プレート線ドライバ207に出力する 。制御部203は、読み出しモードでは、更に、 ビット線/プレート線ドライバ207から出力さ� �る信号I _READ を受け取り、この信号I _READ に応じたビット値を示す出力データDoutを外� �回路へ出力する。なお、この信号I _READ は、読み出しモード時にプレート線P1、P2を� �れる電流の電流値を示す信号である。

 行デコーダ204は、アドレスバッファ202か� ��出力された行アドレス信号ROWを受け取り、� ��の行アドレス信号ROWに応じて、2本のワード 線W1、W2のうちのいずれか一方を選択する。� �ード線ドライバ205は、行デコーダ204の出力� �号に基づいて行デコーダ204によって選択さ� �たワード線に活性化電圧を印加する。

 列デコーダ206は、アドレスバッファ202か� ��列アドレス信号COLUMNを受け取り、この列ア� ��レス信号COLUMNに応じて、2本のビット線B1、B 2のうちいずれか一方を選択するとともに、2� ��のプレート線P1、P2のうちのいずれか一方を 選択する。

 ビット線/プレート線ドライバ207は、制御部 203から「低抵抗状態への書き込み電圧パルス 印加」を指示する制御信号CONTを受け取ると� �列デコーダ206の出力信号に基づいて列デコ� �ダ206によって選択されたビット線に低抵抗� �態への書き込み電圧パルスV _WRITELOW (第1電圧パルス)を印加するとともに、列デコ ーダ206によって選択されたプレート線を接地 (第2電圧パルス)状態にする。

 ビット線/プレート線ドライバ207は、制御部 203から「高抵抗状態への書き込み電圧パルス 印加」を指示する制御信号CONTを受けると、� �デコーダ206の出力信号に基づいて列デコー� �206によって選択されたビット線に高抵抗状� �への書き込み電圧パルスV _WRITEHIGH (第1電圧パルス)を印加するとともに、列デコ ーダ206によって選択されたプレート線を接地 (第2電圧パルス)状態にする。

 ビット線/プレート線ドライバ207は、制御部 203から「読み出し電圧印加」を指示する制御 信号CONTを受け取ると、列デコーダ206の出力� �号に基づいて列デコーダ206によって選択さ� �たビット線に読み出し電圧V _READ (第1読出電圧)を印加するとともに、列デコー ダ206によって選択されたプレート線を接地(� �2読出電圧)状態にする。その後、ビット線/� �レート線ドライバ207は、そのプレート線を� �れる電流の電流値を示す信号I _READ を制御部203に出力する。

 なおここで、低抵抗状態への書き込み電圧� ��ルスV _WRITELOW の電圧値は、例えば「+2V」に設定され、その パルス幅が「100ns」に設定される。高抵抗状� ��への書き込み電圧パルスV _WRITEHIGH の電圧値は、例えば「-2V」に設定され、その パルス幅が「100ns」に設定される。読み出し� ��圧V _READ の電圧値は、例えば「+0.5V」に設定される。

 [抵抗変化型記憶装置200の動作] 
 次に、図16に示した抵抗変化型記憶装置200� �動作例を説明する。

 この抵抗変化型記憶装置200の動作には、� ��モリセルに「1」を書き込む低抵抗状態への 書き込みモードと、メモリセルに「0」を書� �込む高抵抗状態への書き込みモードと、メ� �リセルに書き込まれたデータを出力データDo utとして出力(再生)する読み出しモードとが� �在する。以下、これらの各モードの動作を� �番に述べる。

 なお以下の説明の便宜上、メモリセルMC21 1、MC212、MC221、MC222は、高抵抗の状態に初期� �されているものとし、アドレス信号ADDRESSは� ��メモリセルMC211のアドレスを示す信号であ� �とする。

 [低抵抗状態への書き込みモード]
 まず、抵抗変化型記憶装置200の低抵抗状態� ��の書き込みモードの動作例を説明する。

 制御部203は、外部回路から入力されるMODE 信号が書き込みモードを示す場合に、外部回 路から入力データDinを受け取る。そして、制 御部203は、この入力データDinが「1」である� �合には、「低抵抗状態への書き込み電圧パ� �ス印加」を示す制御信号CONTをビット線/プレ ート線ドライバ207に出力する。

 次に、ビット線/プレート線ドライバ207は、 制御部203から「低抵抗状態への書き込み電圧 パルス印加」を示す制御信号CONTを受け取る� �、列デコーダ206によって選択されたビット� �B1に低抵抗状態への書き込み電圧パルスV _WRITELOW を印加する。また、ビット線/プレート線ド� �イバ207は、列デコーダ206によって選択され� �プレート線P1を接地状態にする。

 なおこの場合、ワード線ドライバ205は、� ��デコーダ204によって選択されたワード線W1� �活性化電圧を印加する。これにより、トラ� �ジスタT211のドレインおよびソース間が導通� ��態になっている。

 電圧値を「+2V」およびパルス幅を「100ns」� �設定させた低抵抗状態への書き込み電圧パ� �スV _WRITELOW (正極性パルス)が、メモリセルMC211には印加� �れ、これにより、メモリセルMC211の抵抗値は 、高抵抗の状態から低抵抗の状態になる。一 方、メモリセルMC221、MC222には正極性パルス� �印加されず、メモリセルMC212と直列接続され たトランジスタT212のゲートには活性化電圧� �印加されないので、これらのメモリセルMC212 、MC221、MC222の抵抗状態は変化しない。

 このようにして、メモリセルMC211の抵抗� �態のみを、低抵抗状態へと変化させること� �でき、これにより、メモリセルMC211に、低抵 抗状態に対応する「1」を示す1ビットデータ� ��書き込まれる(1ビットデータを記憶できる)� ��

 なおメモリセルMC211への書き込みが完了� �ると、アドレスバッファ202に新たなアドレ� �信号ADDRESSが入力されて、上述の抵抗変化型� ��憶装置200の低抵抗状態への書き込みモード� ��動作が、メモリセルMC211以外のメモリセル� �対して繰り返される。

 [高抵抗状態への書き込みモード]
 次に、抵抗変化型記憶装置200の高抵抗状態� ��の書き込みモードの動作例を説明する。

 制御部203は、外部回路から入力されるMODE 信号が書き込みモードを示す場合に、外部回 路から入力データDinを受け取る。そして、制 御部203は、この入力データDinが「0」である� �合には、「高抵抗状態への書き込み電圧パ� �ス印加」を示す制御信号CONTをビット線/プレ ート線ドライバ207に出力する。

 次に、ビット線/プレート線ドライバ207は、 制御部203から「高抵抗状態への書き込み電圧 パルス印加」を示す制御信号CONTを受け取る� �、列デコーダ206によって選択されたビット� �B1に高抵抗状態への書き込み電圧パルスV _WRITEHIGH を印加する。また、ビット線/プレート線ド� �イバ207は、列デコーダ206によって選択され� �プレート線P1を接地状態にする。

 なおこの場合、ワード線ドライバ205は、� ��デコーダ204によって選択されたワード線W1� �活性化電圧を印加する。これにより、トラ� �ジスタT211のドレインおよびソース間が導通� ��態になっている。

 電圧値を「-2V」およびパルス幅を「100ns」� �設定させた高抵抗状態への書き込み電圧パ� �スV _WRITEHIGH (負極性パルス)が、メモリセルMC211には印加� �れ、これにより、メモリセルMC211の抵抗値は 、低抵抗の状態から高抵抗の状態になる。一 方、メモリセルMC221、MC222には負極性パルス� �印加されず、メモリセルMC212と直列接続され たトランジスタT212のゲートには活性化電圧� �印加されないので、これらのメモリセルMC212 、MC221、MC222の抵抗状態は変化しない。

 このようにして、メモリセルMC211の抵抗� �態のみを、高抵抗状態へと変化させること� �でき、これにより、メモリセルMC211に、高抵 抗状態に対応する「0」を示す1ビットデータ� ��書き込まれる(1ビットデータを記憶できる)� ��

 なおメモリセルMC211への書き込みが完了� �ると、アドレスバッファ202に新たなアドレ� �信号ADDRESSが入力されて、上述の抵抗変化型� ��憶装置200の低抵抗状態への書き込みモード� ��動作が、メモリセルMC211以外のメモリセル� �対して繰り返される。

 [読み出しモード]
 次に、抵抗変化型記憶装置200の読み出しモ� ��ドの動作例を説明する。

 制御部203は、外部回路から入力されるMODE 信号が読み出しモードを示す場合に、「読み 出し電圧印加」を指示する制御信号CONTをビ� �ト線/プレート線ドライバ207に出力する。

 次に、ビット線/プレート線ドライバ207は、 制御部203から「読み出し電圧印加」を示す制 御信号CONTを受け取ると、列デコーダ206によ� �て選択されたビット線B1に読み出し電圧V _READ を印加する。また、ビット線/プレート線ド� �イバ207は、列デコーダ206によって選択され� �プレート線P1を接地状態にする。

 なおこの場合、ワード線ドライバ205は、� ��デコーダ204によって選択されたワード線W1� �活性化電圧を印加されている。これにより� �トランジスタT211のドレインおよびソース間� ��導通状態になっている。

 このため、電圧値を「+0.5V」に設定させた� �み出し電圧V _READ としての測定電圧が、メモリセルMC211には印� ��され、これにより、メモリセルMC211の抵抗� �に応じた電流値を示す電流がメモリセルMC211 を通って、プレート線P1に流れ込む。

 なおメモリセルMC221、MC222には測定電圧が 印加されず、メモリセルMC212と直列接続され� ��トランジスタT212のゲートには活性化電圧が 印加されないので、メモリセルMC212、MC221、MC 222には上記電流が流れない。

 次に、ビット線/プレート線ドライバ207は、 プレート線P1を流れる電流の電流値を測定し� ��その測定値を示す信号I _READ を制御部203に出力する。

 次に、制御部203は、その信号I _READ に示された電流値に応じた出力データDoutを� �部に出力する。例えば、メモリセルMC211が低 抵抗の状態のときに流れる電流の電流値であ れば、制御部203は、「1」を示す出力データDo utを出力する。

 このようにして、メモリセルMC211のみに� �モリセルMC211の抵抗値の状態を反映させた電 流を流せ、当該電流がプレート線P1に流出す� ��ので、メモリセルMC211から1ビットデータを� ��み出される(1ビットデータを再生できる)。

 なお、メモリセルMC211からの読み出しが� �了すると、アドレスバッファ202に新たなア� �レス信号ADDRESSが入力されて、上述の抵抗変� ��型記憶装置200の読み出しモードの動作が、� ��モリセルMC211以外のメモリセルに対して繰� �返される。

 [効果]
 以上に説明したように、第1実施形態で述べ た抵抗変化型素子をメモリセルMC211、MC212、MC 221、MC222としてメモリアレイ201に組み込み、� ��のメモリアレイ201を用いて抵抗変化型記憶� ��置200を構成できる。このため、本実施形態� ��抵抗変化型記憶装置200は、製造温度が低く� ��フォーミングが不要であり、低抵抗状態か� ��高抵抗状態への書き込み速度が速く、安定� ��に優れた抵抗変化型記憶装置を提供するこ� ��が可能となる。

 なお、抵抗変化型素子を構成する抵抗変� ��層は、アモルファス構造ではなく多結晶構� ��を有する。したがって、この抵抗変化型記� ��装置200は、従来の抵抗変化型記憶装置より� ��長時間使用してもメモリアレイとしての信� ��性を維持できる。

 (第3実施形態) 
 本実施形態では、第2実施形態で述べた抵抗 変化型記憶装置200の応用例として、当該抵抗 変化型記憶装置200を組み込んだEmbedded-RAMであ る抵抗変化型装置300の構成および動作を説明 する。

 [抵抗変化型装置300の構成] 
 図17は、本発明の第3実施形態の抵抗変化型� ��置(Embedded-RAM)の一構成例を示したブロック� �である。この抵抗変化型装置300は、第2実施� ��態(図17)で述べた抵抗変化型記憶装置200と、 論理回路301とを備え、1つの半導体チップ上� �形成される回路である。この抵抗変化型記� �装置200は、ここでは、データRAMとして使用� �れるが、抵抗変化型記憶装置200の構成は、� �2実施形態で詳述したので、省略する。論理� ��路301は、所定の演算(例えば、音声データ・ 画像データの符号化/ 復号化)を行う回路で� �り、その演算の際に、抵抗変化型記憶装置20 0を利用する。すなわち、論理回路301は、抵� �変化型記憶装置200に対するアドレス信号ADDRE SSおよびモード選択信号MODEを制御するよう構 成され、これにより、抵抗変化型記憶装置200 へのデータの書き込み/読み出しが実行され� �。

 [抵抗変化型装置300の動作] 
 次に、図17に示した抵抗変化型装置300の動� �を説明する。この抵抗変化型装置300の動作� �は、抵抗変化型記憶装置200に「1」データを� ��き込む低抵抗状態への書き込み処理と、抵� ��変化型記憶装置200に「0」データを書き込む 高抵抗状態への書き込み処理と、抵抗変化型 記憶装置200に書き込んだデータを読み出す読 み出し処理とが存在する。以下、これらの各 処理における動作を順番に述べる。なお以下 の動作においては、第2実施形態で説明した� �抗変化型記憶装置200の「低抵抗状態への書� �込みモード」、「読み出しモード」および� �高抵抗状態への書き込みモード」の各動作� �利用されるが、ここでは、抵抗変化型記憶� �置200の詳細な動作説明は省く。

 [書込処理]
 まず、抵抗変化型装置300による抵抗変化型� ��憶装置200への書込処理を説明する。

 論理回路301は、抵抗変化型記憶装置200に� ��定のデータ(例えば、符号化動画像データ等 )を書き込むために、抵抗変化型記憶装置200� �「書き込みモード」を示すモード選択信号MO DEを制御部203に出力する。

 次に、論理回路301は、その所定のデータ� ��書き込むメモリセルを選択するために、ア� ��レス信号ADDRESSを抵抗変化型記憶装置200のア ドレスバッファ202に順次出力する。これによ り、抵抗変化型記憶装置200では、アドレス信 号ADDRESSに応じたメモリセルが順次選択され� �。

 次に、論理回路301は、その所定のデータ� ��1ビットずつ、1ビットデータDinとして抵抗� �化型記憶装置200の制御部203に出力する。

 次に、抵抗変化型記憶装置200では、入力� ��れるDinの値に応じて、第2実施形態で説明し た低抵抗状態への書き込みモードあるいは高 抵抗状態への書き込みモードと同様の動作が 択一的に行われる。これにより、抵抗変化型 記憶装置200にその所定のデータが1ビットず� �書き込まれる。

 [読出処理]
 次に、抵抗変化型装置300による抵抗変化型� ��憶装置200からの読出処理を説明する。

 論理回路301は、抵抗変化型記憶装置200に� ��き込んだデータを読み出すために、抵抗変� ��型記憶装置200の「読み出しモード」を示す� ��ード選択信号MODEを制御部203に出力する。

 次に、論理回路301は、書き込まれたデー� ��を読み出すメモリセルを選択するために、� ��ドレス信号ADDRESSを抵抗変化型記憶装置200の アドレスバッファ202に順次出力する。これに より、抵抗変化型記憶装置200では、アドレス 信号ADDRESSに応じたメモリセルが順次選択さ� �る。

 次に、抵抗変化型記憶装置200では、第2実 施形態で説明した読み出しモードと同様の動 作が行われる。これにより、抵抗変化型記憶 装置200に記憶されたデータが1ビットずつ、� �力データDoutとして読み出される。

 [効果]
 以上に説明したように、第2実施形態で述べ た抵抗変化型記憶装置200を用いて抵抗変化型 装置300を構成できる。このため、本実施形態 の抵抗変化型装置300は、製造温度が低く、フ ォーミングが不要であり、低抵抗状態から高 抵抗状態への書き込み速度が速く、安定性に 優れた抵抗変化型記憶装置を提供することが 可能となる。

 そして、本実施形態の抵抗変化型装置300� ��よれば、格段に動作速度が高まった抵抗変� ��型記憶装置200に大量のデータを高速に記憶� ��せることができ好適である。

 (第4実施形態)
 本実施形態では、第2実施形態で述べた抵抗 変化型記憶装置200の他の応用例として、抵抗 変化型記憶装置200を組み込んだReconfigurable-LSI である抵抗変化型装置400の構成および動作を 説明する。

 [第2半導体集積回路の構成] 
 図18は、本発明の第4実施形態の抵抗変化型� ��置(Reconfigurable-LSI)の一構成例を示したブロ� �ク図である。

 この抵抗変化型装置400は、第2実施形態(� �16)で述べた抵抗変化型記憶装置200と、プロ� �ッサ401と、インターフェイス402を備えてな� �、これらが、1つの半導体チップ上に形成さ� ��ている。抵抗変化型記憶装置200は、ここで� ��、プログラムROMとして使用され、プロセッ� ��401の動作に必要なプログラムを記憶するが� ��抵抗変化型記憶装置200の構成は、第2実施形 態で詳述したので、省略する。プロセッサ401 は、抵抗変化型記憶装置200に記憶されたプロ グラムに従って動作し、抵抗変化型記憶装置 200およびインターフェイス402を制御する。な お、外部機器(不図示)から入力されたプログ� ��ムが、インターフェイス402を介して抵抗変� ��型記憶装置200に順次出力される。

 [第2抵抗変化型装置400の動作]
 次に、図18に示した半導体集積回路(Reconfigur able-LSI)400の動作を説明する。この抵抗変化型 装置400による動作には、記憶されたプログラ ムに従って動作するプログラム実行処理(プ� �グラム実行モード)と、抵抗変化型記憶装置2 00に記憶されたプログラムを別の新たなプロ� ��ラムに書き換えるプログラム書き換え処理( プログラム書き換えモード)とが存在する。� �お以下の動作においては、第2実施形態で説� ��した抵抗変化型記憶装置200の「低抵抗状態� ��の書き込みモード」、「読み出しモード」� ��よび「高抵抗状態への書き込みモード」の� ��動作が利用されるが、ここでは、抵抗変化� ��記憶装置200の詳細な動作説明は省く。

 [プログラム実行モード]
 まず、抵抗変化型装置400のプログラム実行� ��ードにおける動作を説明する。

 プロセッサ401は、抵抗変化型記憶装置200� ��記憶されたプログラムを読み出すために、� ��抗変化型記憶装置200の「読み出しモード」� ��示すモード選択信号MODEを制御部203に出力す る。

 次に、プロセッサ401は、その必要なプロ� ��ラムが書き込まれたメモリセルを示すアド� ��ス信号ADDRESSを抵抗変化型記憶装置200のアド レスバッファ202に順次出力する。これにより 、抵抗変化型記憶装置200では、アドレス信号 ADDRESSに応じたメモリセルが順次選択される� �

 次に、抵抗変化型記憶装置200では、第2実 施形態で説明した読み出しモードと同様の動 作が行われる。これにより、抵抗変化型記憶 装置200に記憶されたプログラムが出力データ Doutとして1ビットずつ、読み出される。

 このようにして、プロセッサ401は、読み� ��したプログラムに従って所定の演算を行え� ��。

 [プログラム書き換えモード]
 次に、抵抗変化型装置400のプログラム書き� ��えモードにおける動作を説明する。

 プロセッサ401は、抵抗変化型記憶装置200� ��記憶されたプログラム(書換対象となるプロ グラム)を書き換えるために、抵抗変化型記� �装置200の「書き込みモード」を示すモード� �択信号MODEを制御部203に出力する。

 次に、プロセッサ401は、新たなプログラ� ��を記憶すべきメモリセルの位置を示すアド� ��ス信号ADDRESSを抵抗変化型記憶装置200のアド レスバッファ202に順次出力する。これにより 、抵抗変化型記憶装置200では、アドレス信号 ADDRESSに応じたメモリセルが順次選択される� �

 次に、プロセッサ401は、外部からインタ� ��フェイス402を介して1ビットずつ、抵抗変化 型記憶装置200の制御部203に出力する。抵抗変 化型記憶装置200では、プロセッサ401から入力 されたデータの値に基づいて、第2実施形態� �説明した低抵抗状態への書き込みモードあ� �いは高抵抗状態への書き込みモードと同様� �動作が択一的に行われる。これにより、新� �なプログラムが抵抗変化型記憶装置200に1ビ� ��トずつ記憶される。

 このように、抵抗変化型記憶装置200は書� ��換え可能な不揮発性メモリであるため、記� ��するプログラムの内容を書き換えた上で、� ��源を切ってもこれを保存することができる� ��つまり、プロセッサ401において実現される� ��能が容易に改変できる。また、複数のプロ� ��ラムを抵抗変化型記憶装置200に記憶してお� ��、読み出すプログラムに応じてプロセッサ4 01で実現される機能を変更することも可能で� ��る。

 [効果]
 以上に説明したように、第2実施形態で述べ た抵抗変化型記憶装置200を用いて抵抗変化型 装置400を構成できる。このため、本実施形態 の抵抗変化型装置400は、製造温度が低く、フ ォーミングが不要であり、低抵抗状態から高 抵抗状態への書き込み速度が速く、安定性に 優れた抵抗変化型記憶装置を提供することが 可能となる。

 そして、本実施形態の抵抗変化型装置400� ��よれば、格段に動作速度が高まった抵抗変� ��型記憶装置200に用いて1つのプロセッサ(LSI)� ��異なる機能が実現でき(いわゆるre-configurable )好適である。

 (第2、第3、第4実施形態における変形例)
 なお、上記第2、第3および第4実施形態の説� ��においては、低抵抗状態への書き込み電圧� ��ルスV _WRITELOW の電圧値(+2V)とパルス幅(100ns)、および、高抵 抗状態への書き込み電圧パルスV _WRITEHIGH の電圧値(-2V)とパルス幅(100ns)を例示したが、 抵抗変化型素子の抵抗状態の変化させるため に必要な電圧パルスの条件を満たせば他の電 圧値やパルス幅を用いても良い。

 また、上記第2、第3および第4実施形態で� ��、第1実施形態で述べた抵抗変化型素子を「 記憶素子」として利用する例を説明したが、 利用の用途はこれに限定されない。例えば、 第1実施形態で述べた抵抗変化型素子の他の� �用形態として、第1実施形態で述べた抵抗変� ��型素子を、複数の信号の切り替えを決定す� ��スイッチング素子、周波数の切り替えに用� ��られる抵抗変化型素子、複数の信号の混合� ��率を決定する抵抗変化型素子、または、コ� ��デンサーとの組み合わせで時定数を決定す� ��時定数変化素子として用いることができる� ��

 上述の説明では、抵抗変化型素子が上書� ��可能である場合を想定して説明したが、上� ��きすると正常に動作しにくい場合などには� ��書き込み前に抵抗変化型素子の抵抗状態を� ��み出して書き込み用パルスを印加するか否� ��が選択されてもよいし、書き込み前に書き� ��み対象となるそれぞれの抵抗変化型素子の� ��抗状態を初期状態に揃えた上で改めて必要� ��抵抗変化型素子に対して書き込みが行われ� ��もよい。

 (第5実施形態)
 図19および図20は、第1実施形態で述べた抵� �変化型素子と同様に構成された抵抗変化型� �子の他の用途例を示したブロック図である� �図19は、本発明の第1実施形態の抵抗変化型� �子を用いた周波数可変回路の構成を示した� �ロック図である。図20は、本発明の第1実施� �態の抵抗変化型素子を用いたミキシング回� �の構成を示したブロック図である。なお図14 において、抵抗変化型素子10および、これに� ��続される電源5とスイッチSWa、SWb以外の素子 の構成および動作の説明は省略する。図中VCO は、Voltage Controlled Oscillator(電圧[制御電圧]� �発振周波数を制御する発振器)を示す。

 図19および図20において、抵抗変化型素子 10の抵抗値を変化させる場合、スイッチSWa、S Wbを切り替えて抵抗変化型素子10と電源5とを� ��気的に接続する。次に、電源5によって所定 の電圧パルスが抵抗変化型素子10に印加され� ��。これにより、抵抗変化型素子10の抵抗値� �変化する。そして、スイッチSWa、SWbを元の� �続状態に戻せば、抵抗変化型素子10の抵抗値 を容易に改変できる。このような抵抗変化型 素子10を使用することにより、図19に示した� �波数可変回路や、図20に示した2つの信号の� �合比率を変えるミキシング回路を構成でき� �。

 本実施形態においても、上述の同様の変形� ��が適用可能である。

 上記説明から、当業者にとっては、本発明� ��多くの改良や他の実施形態が明らかである� ��従って、上記説明は、例示としてのみ解釈� ��れるべきであり、本発明を実行する最良の� ��様を当業者に教示する目的で提供されたも� ��である。本発明の精神を逸脱することなく� ��その構造及び/又は機能の詳細を実質的に変 更できる。