技术领域

本发明通常涉及一种半导体器件的制造方法及 其结构， 具体来说涉及 一种结合嵌入式金属源极 /漏极技术和低肖特基势垒源极 /漏极技术的半导 体器件及其制造方法。 背景技术

目前， 针对源极 /漏极工程的研究包括， 超浅低阻 PN结源 /漏技术、 低肖 特基势垒金属源 /漏技术及抬升源 /漏技术等。

其中，超浅低阻 PN结源 /漏技术对加工工艺要求很高， 不仅需要低能离子 注入来实现超浅低阻源 /漏极， 而且还要承受 1000度左右的高温退火实现掺杂 离子激活。 高温下的退火工艺不仅会对高 k栅介质和金属栅的可靠性产生影 响， 而且还很容易造成由于离子扩散引起的源极和 漏极贯通等问题。

另一方面， 针对低肖特基势垒金属源 /漏极技术， 如何在减小源 /漏极电阻 的情况下降低肖特基势垒高度也是一个很大的 挑战。 目前， 通常的做法是在源 /漏极处的半导体衬底上淀积一层金属层， 如 Ni和 NiPt合金， 之后通过退火 工艺使金属层和半导体衬底反应生成金属硅化 物， 如 NiSi和 NiPtSi等。 在此 基础上，通过离子注入和杂质分凝的方法进行 肖特基势垒的调控。该方法需要 精细的工艺条件， 不仅对淀积金属的厚度、退火时间和温度等参 数有很大的要 求， 而且对金属在沟道方向的扩散控制问题也提出 了很高的要求。 此外， 低肖 战。

对于抬升源 /漏技术， 主要的工艺流程是， 在半导体衬底上先形成一栅极 结构， 之后在源 /漏极处的半导体衬底上进行轻掺杂离子注入� � 然后在栅极两 侧形成一绝缘层侧墙。 在此结构上， 在源 /漏极上通过外延生长的方法形成抬 升源 /漏极层， 如 GeSi和 SiC等。 另一种抬升源 /漏工艺的制备方法是， 在后栅 工艺中 （ gate last process ), 在源 /漏极区域， 通过外延生长的方法嵌入式引入 半导体硅化物或碳化物， 如 GeSi和 SiC等。 以上抬升源 /漏极技术虽然在一定 程度上实现了源 /漏极电阻降低和应力增强等指标， 但由于外延层中固有的掺 杂浓度限制和接触电阻等问题， 仍需要对器件的结构和制备工艺进行优化， 以 期进一步减小源 /漏极的寄生电阻， 并优化由器件结构和工艺引起的迁移率增 强。 发明内容

鉴于上述问题， 本发明提供一种结合嵌入式金属源 /漏极技术和低肖特基势 垒技术的 MOS 晶体管结构及其制造方法。 其中， 该方法包括： 提供衬底； 在衬底上形成栅堆叠； 覆盖所述器件形成内层介电层； 对栅堆叠两侧的内 层介电层及其下方的衬底进行刻蚀， 以分别形成属于源极区和漏极区的凹 槽； 在凹槽内沉积形成金属扩散阻挡层； 对凹槽进行进行金属填充以形成 源极区和漏极区。 此外， 本发明还提供了一种半导体器件， 包括： 衬底； 在衬底上的栅堆叠； 覆盖所述器件的内层介电层； 在栅堆叠两侧的内层介 电层及其下方的衬底中形成的属于源极区和漏 极区的凹槽； 以及在凹槽中 形成的金属扩散阻挡层和金属填充物。

在本发明中， 通过对半导体衬底上的源极和漏极区域进行刻 蚀和金属填 充， 实现嵌入式金属源 /漏极代替传统的 PN结源 /漏极。 通过本发明， 不仅可 以减小 MOS 器件中源 /漏极的寄生电阻并增强源 /漏极对沟道的应力， 而且还 可以降低工艺温度， 提高高 k栅介质和金属栅的工艺兼容性。 附图说明

图 1示出了根据本发明的实施例的半导体器件的� �造方法的流程图； 图 2-12示出了根据本发明的一个优选实施例的半� �体器件的不同阶段 的示意性截面图； 以及

图 12-23 示出了根据本发明的另一个优选实施例的半导 体器件的不同 阶段的示意性截面图。 具体实施方式

下文的公开提供了许多不同的实施例或例子用 来实现本发明的不同结 构。 为了简化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以 在不同例子中重复参考数字和 /或字母。 这种重复是为了简化和清楚的目 的， 其本身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明 提供了的各种特定的工艺和材料的例子， 但是本领域普通技术人员可以意 识到其他工艺的可应用于性和 /或其他材料的使用。 另外， 以下描述的第一 特征在第二特征之"上，，的结构可以包括第� �和第二特征形成为直接接触的 实施例， 也可以包括另外的特征形成在第一和第二特征 之间的实施例， 这 样第一和第二特征可能不是直接接触。 应当注意， 在附图中所图示的部件 不一定按比例绘制。 本发明省略了对公知组件和处理技术及工艺的 描述以 避免不必要地限制本发明。

第一实施例

参考图 1 , 图 1示出了根据本发明的半导体器件的制造方法� �流程图。 在步骤 101 , 首先提供衬底 202, 所述衬底可以是已经做好前期浅沟槽隔离 处理和清晰工艺处理的半导体衬底 202 , 参考图 2。 在实施例中， 衬底 202 包括晶体结构中的硅衬底。 如本领域所知晓的， 根据设计要求衬底可包括 各种不同的掺杂配置 （例如， P型衬底或者 N型衬底） 。 衬底的其它例子 包括其它元素半导体， 例如锗和金刚石。 或者， 衬底可包括化合物半导体， 例如， 碳化硅， 砷化镓， 砷化铟， 或者磷化铟。 进一步， 为了提高性能， 衬底可选择性地包括一个外延层（ epi层）， 和 /或者硅绝缘体（ SOI )结构。 更进一步， 衬底可包括形成在其上的多种特征， 包括有源区域， 有源区域 中的源极和漏极区域， 隔离区域（例如， 浅沟槽隔离 （ STI ) 特征） ， 和 / 或者本领域已知的其它特征。

随后， 在步骤 102中， 在衬底 202上形成栅堆叠。 栅堆叠可以具有不 同的层和形成方法。 在本实施例中， 包括界面层 204, 高 k栅介质层 206 和金属栅电极层 208。 在下面的实施例中， 栅堆叠可以具有不同的结构， 这将在下面进行详细描述。如图 2所示。界面层 204可直接形成在衬底 202 上。 在本实施例中， 界面层 204可以为 Si0 ₂ 、 SiON或者 HfSiO _x 。 界面层 204的厚度为大约 0.3-2nm。 界面层 204可使用原子层沉积、 化学气相沉积 ( CVD ) 、 高密度等离子体 CVD、 溅射或其他合适的方法。 以上仅仅是作 为示例， 不局限于此。

而后在所述界面层 204上形成高 k栅介质层 206 , 如图 3所示。 高 k 栅介质层 206可包括高 k材料（例如， 和氧化硅相比， 具有高介电常数的 材料） 。 高 k材料的例子包括例如铪基材料， 如 Hf0 ₂ 、 HfSiO _x 、 HfSiON _x 、 HfA10 _x 、 HfA10N _x 、 A1 ₂ 0 ₃ 、 Zr0 ₂ 、 ZrSiO _x 、 Ta ₂ 0 ₅ 、 La ₂ 0 ₃ 、 HfLaO _x 、 LaA10 _x 、 LaSiO _x 、 Y ₂ 0 ₃ 、 Gd ₂ 0 ₃ 、 Sc ₂ 0 ₃ 、 以及以上所述材料的稀土金属氧化物、 其 他稀土金属氧氮化物、 及其组合。 高 k栅介质层可通过热氧化、 化学气相 沉积、 原子层沉积 （ALD ) 形成。 实施例中， 高 k栅介质层 206的厚度为 大约 l-5nm。 这仅是示例， 本发明不局限于此。

而后， 如图 4所示， 在形成高 k栅介质层 206之后可以在其上沉积金 属栅电极层 208。 该金属栅电极层 208可以是单层的结构， 也可以是多层 的结构， 大约 5nm到大约 lOOnm范围之间的厚度。 用于金属栅电极层的材 料可以包括 TaC、 HfC、 TiN、 TaN、 MoN _x 、 TiSiN、 TiCN、 TaAlC、 TiAlN、 MoAlN、 PtSi _x 、 Ni ₃ Si、 HfCN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTa _x 、 NiTa _x 、 Hf u _x 、 RuO _x 、 Pt、 Ru、 Ir、 Mo、 Re、 及其它们 的组合。 金属栅电极层结构还可以包含金属扩散阻挡层 。 这仅是示例， 本 发明不局限于此。

对器件进行栅堆叠结构图形化， 以形成如图 5所示的结构。 可以利用 干法刻蚀或者湿法刻蚀技术对所述器件进行图 形化。 这仅是示例， 本发明 不局限于此。

可选地， 可以在形成栅堆叠后形成侧墙 212 , 如图 6 所示。 其中， 侧 墙可以是单层结构， 也可以是多层结构，侧墙材料可以包括： Si ₃ N ₄ 和 SiON 的氮化物、 Si0 ₂ 和 Hf0 ₂ 的氧化物及其组合。 其中， 最外侧侧墙可以覆盖整 个衬底， 也可以不覆盖源 /漏极区的衬底。

可选地，可以在侧墙形成过程中对源极延伸区 218和漏极延伸区 220进行 离子注入并随后进行离子激活退火等工艺。

在步骤 103 中， 覆盖所述器件形成内层介电层。 如图 7所示， 在上述 器件上形成内层介电层（ILD ) 222。 其中内层介电层材料包括： Si0 ₂ 、 Si ₃ N ₄ 和 SiON _x 等。 之后， 利用化学机械研磨技术 （CMP ) 进行平坦化。

在步骤 104中，对栅堆叠两侧的内层介电层及其下方的 衬底进行刻蚀， 以分别形成属于源极区和漏极区的凹槽。 如图 8所示， 可以利用干法和湿 蚀， 并在内层介电层和衬底中形成属于源极区和漏 极区的凹槽 224。 其中， 可 以釆用各向同性的干法刻蚀技术对内层介电层 222 和其下面的 ^"底进行刻蚀

刻蚀以形成倒 Ω形， 如图 9所示。

在步骤 105中， 在凹槽内沉积形成金属扩散阻挡层。 如图 10所示， 在 凹槽 224内沉积金属扩散阻挡层 226, 用于金属扩散阻挡层的材料包括： TiN、 TaN、 HfN、 HfC、 TaC、 及其组合， 厚度大约为 2 - 20nm。 金属扩散阻挡层可 以是一层， 也可以是多层薄膜结构， 这些均不作为对本发明的限制。

在步骤 106中， 对凹槽进行进行金属填充以形成源极区和漏极 区。 在所 述凹槽 224进行金属填充， 以形成源极区和漏极区。可以利用物理或化学 沉积 方法， 例如原子层沉积技术、 金属有机化学气相沉积技术、 溅射技术、 电子束 蒸发技术等。 填充金属包括 TiAl _x , Ta, Ti, Al, Co, Ru, Mo, W, Pd, Ir, Pt, Cu, CuAg _x , 及其组合。 另外， 通过控制填充金属的种类和填充顺序， 可 以针对 NMOS和 PMOS器件产生相应的横向张应力和压应力。 最后， 对经过 金属填充的器件结构进行化学机械研磨， 形成如图 11、 12 所示的栅结构、 源极区和漏极区。

第二实施例

下面将仅就第二实施例区别于第一实施例的方 面进行阐述。 未描述的 部分应当认为与第一实施例釆用了相同的步骤 、 方法或者工艺来进行， 因 此在此不再赘述。

参考图 1 , 在步骤 101 , 首先提供衬底 202 , 所述衬底可以是已经做好 前期浅沟槽隔离处理和清晰工艺处理的半导体 衬底 202 , 参考图 2。 在实施 例中， 衬底 202 包括晶体结构中的硅衬底。 如本领域所知晓的， 根据设计 要求衬底可包括各种不同的掺杂配置 （例如， P型衬底或者 N型衬底） 。 衬底的其它例子包括其它元素半导体， 例如锗和金刚石。 或者， 衬底可包 括化合物半导体， 例如， 碳化硅， 砷化镓， 砷化铟， 或者磷化铟。 进一步， 为了提高性能， 衬底可选择性地包括一个外延层 （epi 层） ， 和 /或者硅绝 缘体（SOI )结构。 更进一步， 衬底可包括形成在其上的多种特征， 包括有 源区域，有源区域中的源极和漏极区域，隔离 区域（例如，浅沟槽隔离（ STI ) 特征） ， 和 /或者本领域已知的其它特征。

随后， 在步骤 102中， 在衬底 202上形成栅堆叠。 栅堆叠可以具有不 同的层和形成方法。 在本实施例中， 可以包括界面层 204 , 高 k栅介质层 206和金属栅电极层 208。 在本实施例中， 栅堆叠具有与第一实施例不同的 结构。 如图 2所示。 界面层 204可直接形成在衬底 202上。 界面层 204可 以为 Si0 ₂ 、 SiON或者 HfSiO _x 。 界面层 204的厚度为大约 0.3-2nm。 界面层 204可使用原子层沉积、 化学气相沉积 （CVD ) 、 高密度等离子体 CVD、 溅射或其他合适的方法。 以上仅仅是作为示例， 不局限于此。

而后在所述界面层 204上形成高 k栅介质层 206 , 如图 3所示。 高 k 栅介质层 206可包括高 k材料（例如， 和氧化硅相比， 具有高介电常数的 材料） 。 高 k材料的例子包括例如铪基材料， 如 Hf0 ₂ 、 HfSiO _x 、 HfSiON _x 、 HfA10 _x 、 HfA10N _x 、 A1 ₂ 0 ₃ 、 Zr0 ₂ 、 ZrSiO _x 、 Ta ₂ 0 ₅ 、 La ₂ 0 ₃ 、 HfLaO _x 、 LaA10 _x 、 LaSiO _x 、 Y ₂ 0 ₃ 、 Gd ₂ 0 ₃ 、 Sc ₂ 0 ₃ 、 以及以上所述材料的稀土金属氧化物、 其 他稀土金属氧氮化物、 及其组合。 高 k栅介质层可通过热氧化、 化学气相 沉积、 原子层沉积 （ALD ) 形成。 实施例中， 高 k栅介质层 206的厚度为 大约 l-5nm。 这仅是示例， 本发明不局限于此。

而后， 如图 4所示， 在形成高 k栅介质层 206之后可以在其上沉积金 属栅电极层 208。 该金属栅电极层 208可以是单层的结构， 也可以是多层 的结构， 大约 5nm到大约 lOOnm范围之间的厚度。 用于金属栅电极层的材 料可以包括 TaC、 HfC、 TiN、 TaN、 MoN _x 、 TiSiN、 TiCN、 TaAlC、 TiAlN、 MoAlN、 PtSi _x 、 Ni ₃ Si、 HfCN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTa _x 、 NiTa _x 、 Hf u _x 、 RuO _x 、 Pt、 Ru、 Ir、 Mo、 Re、 及其它们 的组合。 金属栅电极层结构还可以包含金属扩散阻挡层 。

之后， 在金属栅电极层 208的上面沉积多晶硅或者非晶硅帽层， 形成 如图 13所示的多晶硅层 210或者非晶硅帽层 210。其中，所述多晶硅层 210 可以包括在大约 10-100nm的厚度。 这仅是示例， 本发明不局限于此。

对上述器件进行栅堆叠结构图形化， 以形成如图 14所示的结构。 可以 利用干法刻蚀或者湿法刻蚀技术对所述器件进 行图形化。 这仅是示例， 本 发明不局限于此。

可选地， 可以在形成栅堆叠后形成侧墙 212 , 如图 15所示。 其中， 侧 墙可以是单层结构， 也可以是多层结构，侧墙材料可以包括： Si ₃ N ₄ 和 SiON 的氮化物、 Si0 ₂ 和 Hf0 ₂ 的氧化物及其组合。

可选地 ,可以在侧墙形成过程中对源极延伸区和漏极� �伸区进行离子注入 并随后进行离子激活退火等工艺。

而后在所述器件的栅堆叠上及源极区和漏极区 上方形成金属硅化物。 例如， 可以在图 15所示的结构上沉积一层金属层 214 , 如图 16所示。 该 金属层可以釆用 Ni、 Pt、 W、 Co、 NiPt _x 合金等材料， 厚度可以为大约 5 - 70nm。 之后， 对图 16所示的结构进行热退火处理， 形成自对准的如图 17 所示的金属化合物层 216 , 例如金属硅化物层、 金属锗化物层及其他半导 体金属化合物层等。 其中， 快速热退火的温度范围为 250 _ 600°C。

在本步骤中， 还可以在热退火处理之后， 通过离子注入或者杂质分凝 技术进行肖特基势垒的进一步调控。 其中， 杂质分凝的方法为： 在源 /漏区 金属硅化物上溅射一层金属， 例如钇、 镱、 礼、 铱和铂等。 然后， 通过退 火使金属扩散至金属硅化物中， 并使其在金属硅化物和半导体衬底间的界 面上分离， 从而降低 nMOS和 pMOS的肖特基势垒。 另一种离子注入的方 法为： 利用离子注入技术将一些原子， 例如硼、 磷、 砷、 氮和锗等注入到 金属硅化物中， 并通过低温退火， 例如釆用小于 500° C的低温退火， 使掺 杂剂激活， 并使其在金属硅化物和半导体衬底间的界面上 分离， 从而达到 调控肖特基势垒的目的。

在步骤 103中， 覆盖所述器件形成内层介电层。 如图 18所示， 在上述 器件上形成内层介电层（ILD ) 222。 其中内层介电层材料包括： Si0 ₂ 、 Si ₃ N ₄ 和 SiON _x 等。 之后， 利用化学机械研磨技术 （CMP ) 进行平坦化。

在步骤 104中，对栅堆叠两侧的内层介电层及其下方的 衬底进行刻蚀， 以分别形成属于源极区和漏极区的凹槽。 如图 19所示， 可以利用干法和湿 蚀， 并在内层介电层和衬底中形成属于源极区和漏 极区的凹槽 224。 其中， 可 以釆用各向同性的干法刻蚀技术对内层介电层 222 和其下面的 ^"底进行刻蚀 以形成基本方形，如图 19所示；也可以先釆用干法刻蚀技术对内层介� ��层 222 刻蚀以形成倒 Ω形， 如图 20所示。

在步骤 105中， 在凹槽内沉积形成金属扩散阻挡层。 如图 21所示， 在 凹槽 224内沉积金属扩散阻挡层 226, 用于金属扩散阻挡层的材料包括： TiN、 TaN、 HfN、 HfC、 TaC、 及其组合， 厚度大约为 2 - 20nm。 金属扩散阻挡层可 以是一层， 也可以是多层薄膜结构， 这些均不作为对本发明的限制。

在步骤 106中， 对凹槽进行进行金属填充以形成源极区和漏极 区。 如图 22所示， 在所述凹槽 224进行金属填充， 以形成源极区和漏极区。 可以利用 物理或化学沉积方法， 例如原子层沉积技术、 金属有机化学气相沉积技术、 溅 射技术、 电子束蒸发技术等。 填充金属包括 TiAl _x , Ta, Ti, Al, Co, Ru, Mo, W, Pd, Ir, Pt, Cu, CuAg _x , 及其组合。 另外， 通过控制填充金属的种类和 填充顺序， 可以针对 NMOS和 PMOS器件产生相应的横向张应力和压应力。 最后， 对上述器件结构进行化学机械研磨， 形成如图 22、 23所示的栅结构、 源极区和漏极区。

在上述工艺中，侧墙下未进行离子注入的半导 体区域可通过低肖特基势垒 金属层形成过程中发生的金属扩散来实现金属 化 ,金属扩散量及扩散长度可通 过工艺参数优化得到控制。 低肖特基势垒金属源 /漏延伸区形成后， 通过刻蚀 工艺和金属填充工艺实现嵌入式金属源 /漏极形成。

在本发明中， 通过对半导体衬底上的源极和漏极区域进行刻 蚀和金属填 充， 实现嵌入式金属源 /漏极代替传统的 PN结源 /漏极。 通过本发明， 可实现 全金属化的源 /漏极和源 /漏延伸区， 这样不仅减小了源 /漏极的寄生电阻， 增大 了沟道区域应力诱导的载流子迁移率， 而且还避免了 PN结源 /漏极和 PN结源 /漏延伸区形成过程中涉及到的高温工艺， 从而提高了 MOS器件的整体性能。

虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情 况下， 可以对这些实施例进 行各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容 易理解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描 述的特定实施例的工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为 本领域的普通技术人员将容易地理解， 对于目前已存在或者以后即将开发 出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与 本发明描述的对应实施例大体相同的功能或者 获得大体相同的结果， 依照 本发明可以对它们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制造、 物质组成、 手段、 方法或步骤包含在其保护范围内。