本发明涉及半导体领域， 尤其涉及半导体器件及其制造方法， 更具 体地， 涉及一种用于替代栅的双接触孔形成方法以及 利用所述方法制造 出的半导体器件。 背景技术

随着半导体器件的尺寸越来越小， 层间触点和接触孔（CA )也越来 越小， 且相互间的距离也随之减小。 利用传统工艺制造较小的触点和接 触孔存在以下一些问题： （ 1 )由于栅上的刻蚀深度与源 /漏区中的刻蚀深 度不同，容易造成接触孔与栅之间的短路； （2 )由于源 /漏区中的刻蚀深 度较深且开口较小（即，具有较小的宽高比） ，可能会引起无法完全刻通、 插头填充金属中出现空洞等多种工艺缺陷， 从而限制了工艺的选择性， 而且导致了寄生电阻的增大。

以下， 将结合图 1， 对传统工艺所引起的问题进行详细描述。 图 1 是示出了根据传统工艺制造的半导体器件的示 意图。 如图 1所示， 根据 传统工艺制造的半导体器件主要包括： S i衬底 100、 层间介电层 180、 硅化物区域 110、 金属栅 120、 源 /漏区接触孔 140和栅区接触孔 130, 其中金属栅 120形成在高 k介电层 170上， 高 k介电层 170沉积在 S i 衬底 100上， 在高 k介电层 170和金属栅 120周围形成有側壁 160; 层 间介电层 180沉积在 S i衬底 100上；硅化物区域 110形成在 S i村底 100 上， 嵌入在 S i衬底 100中； 源 /漏区接触孔 140和栅区接触孔 130形成 在层间介电层 180中，源 /漏区接触孔 140分别与硅化物区域 110相接触， 栅区接触孔 130与金属栅 120相接触。源 /漏区接触孔 140和栅区接触孔 130分别包括衬里 125和填充在其中的导电金属。 如图 1所示， 为了形 成栅区接触孔 130而执行的刻蚀工艺的刻蚀深度 Hca_ga te与为了形成源 /漏区接触孔 140而执行的刻蚀工艺的刻蚀深度 Hca- sd不同，源 /漏区接 触孔 140具有更小的宽高比， 因此在源 /漏区接触孔 140的形成过程中， 更容易产生无法完全刻通、 插头填充金属中出现空洞等多种工艺缺陷。 而且， 由于源 /漏区接触孔 140的刻蚀工艺要求较高， 极有可能导致源. / 漏区接触孔 140与金属栅 120之间的短路（图 1中的虛线所示）。 发明内容

考虑到传统工艺的上述缺陷， 本发明提出了一种用于替代栅的双接 触孔形成方法， 从而在源 /漏区和栅区上形成具有相同刻蚀深度的源 /漏 区接触孔和栅区接触孔， 在避免了源 /漏区接触孔与栅之间的短路的同 时， 防止了工艺缺陷的形成； 此外， 本发明与替代栅工艺兼容。 才艮据本发明的第一方案， 提出了一种双接触孔形成方法， 包括以下 步骤： 在半导体衬底上形成源极 /漏极区域和替代栅结构， 所述替代栅结 构包括替代栅； 沉积第一层间介电层； 对第一层间介电层进行平坦化处 理， 以暴露出所述替代栅结构中的替代栅； 采用替代栅工艺， 去除替代 栅， 并沉积形成金属栅； 采用光刻工艺， 在第一层间介电层中刻蚀出第 一源 /漏区接触孔开口， 在第一源 /漏区接触孔开口的底部， 暴露出形成 在半导体衬底上的源极 /漏极区域； 在第一源 /漏区接触孔开口中顺序沉 积衬里和填充导电金属， 以形成第一源 /漏区接触孔； 在形成有第一源 / 漏区接触孔的第一层间介电层上沉积第二层间 介电层； 采用光刻工艺， 在第二层间介电层中刻蚀出第二源 /漏区接触孔开口和栅区接触孔开口， 在第二源 /漏区接触孔开口的底部， 暴露出第一源 /漏区接触孔， 以及在 栅区接触孔开口的底部，暴露出金属栅； 以及在第二源 /漏区接触孔开口 和栅区接触孔开口中顺序沉积衬里和填充导电 金属，以形成第二源 /漏区 接触孔和栅区接触孔。

优选地， 所述第一源 /漏区接触孔比所述第二源 /漏区接触孔和所述 栅区接触孔窄。更优选地，所述第一源 /漏区接触孔的宽度为 15 - l OOnm, 所述第二源 /漏区接触孔的宽度为 20 ~ 150mn， 以及所述栅区接触孔的宽 度为 20 ~ 150nm _o

优选地， 填充在所述第二源 /漏区接触孔和所述栅区接触孔中的导 电金属具有比填充在所述第一源 /漏区接触孔中的导电金属小的电阻率。

优选地， 所述第一层间介电层由从以下材料组中选择的 至少一种材 料构成： 未掺杂的氧化硅（Si0 ₂ )、 掺杂的氧化硅（如硼硅玻璃、 硼磷硅 玻璃等）和氮化硅（ Si ₃ N ₄ ), 以及所述第二层间介电层由从以下材料组中 选择的至少一种材料构成： 未掺杂的氧化硅（Si0 ₂ )、 各种掺杂的氧化硅 (如硼硅玻璃、 硼磷硅玻璃等）和氮化硅（Si ₃ NJ。

优选地， 所述双接触孔形成方法还包括以下步骤： 在沉积第一层间 介电层之前，在形成有源极 /漏极区域和替代栅结构的半导体衬底上，整 体形成阻挡衬里。其中，所述阻挡村里由 Si ₃ N ₄ 构成，且厚度为 10 ~ 50nm。

优选地， 所述双接触孔形成方法还包括以下步骤： 在沉积第二层间 介电层之前，在形成有第一源 /漏区接触孔的第一层间介电层上， 整体形 成阻挡层。 其中， 所述阻挡层由 Si ₃ N ₄ 构成， 且厚度为 10 ~ 50nm。

优选地， 所述衬里由从以下材料组中选择的至少一种材 料构成： TiN、 TaN、 Ta和 Ti， 以及所述导电金属由从以下材料组中选择的至 少一 种材料构成： Ti、 Al、 TiAl、 （11和

优选地， 所述第一层间介电层的厚度为 15 ~ 50nm, 以及所述第二层 间介电层的厚度为 25 ~ 90nm。 根据本发明的第二方案， 提出了一种半导体器件， 包括： 半导体衬 底，具有形成在其上的源极 /漏极区域和栅结构，所述栅结构包括金属栅� � 第一层间介电层，沉积在所述半导体村底上， 具有形成在其中的第一源 / 漏区接触孔， 所述第一源 /漏区接触孔与所述源极 /漏极区域相接触； 以 及第二层间介电层， 沉积在所述第一层间介电层上， 具有形成在其中的 第二源 /漏区接触孔和栅区接触孔， 所述第二源 /漏区接触孔与所述第一 源 /漏区接触孔相接触， 以及所述栅区接触孔与所述金属栅相接触。

优选地， 所述第二源 /漏区接触孔与所述栅区接触孔具有相同的深 度。

优选地， 所述第一源 /漏区接触孔、 所述第二源 /漏区接触孔和所述 栅区接触孔分别包括衬里和填充在其中的导电 金属。 更优选地， 填充在 所述第二源 /漏区接触孔和所述栅区接触孔中的导电金属� �有比填充在 所述第一源 /漏区接触孔中的导电金属小的电阻率。更优� �地，所述村里 由从以下材料组中选择的至少一种材料构成： TiN、 TaN、 Ta和 Ti , 以及 所述导电金属由从以下材料组中选择的至少一 种材料构成： Ti、Al、TiAl、 Cu和 W。

优选地， 所述第一源 /漏区接触孔比所述第二源 /漏区接触孔和所述 栅区接触孔窄。更优选地，所述第一源 /漏区接触孔的宽度为 15 ~ l OOnm, 所述第二源 /漏区接触孔的宽度为 20 ~ 150nm， 以及所述栅区接触孔的宽 度为 20 ~ 150nm _o

优选地， 所述第一层间介电层由从以下材料组中选择的 至少一种材 料构成： 未掺杂的氧化硅（S i0 ₂ )、 各种掺杂的氧化硅（如硼硅玻璃、 硼 磷硅玻璃等）和氮化硅（ Si ₃ N ₄ )， 以及所述第二层间介电层由从以下材料 组中选择的至少一种材料构成： 未掺杂的氧化硅（S i0 ₂ )、 各种掺杂的氧 化硅（如硼硅玻璃、 硼磷硅玻璃等）和氮化硅（S i ₃ N ₄ )。

优选地， 所述半导体器件还包括： 阻挡衬里， 形成在所述第一层间 介电层和所述半导体衬底之间。 其中， 所述阻挡衬里由 Si ₃ N ₄ 构成， 且厚 度为 10 - 50mn。

优选地， 所述半导体器件还包括： 阻挡层， 形成在所述第一层间介 电层和所述第二层间介电层之间。 其中， 所述阻挡层由 Si ₃ N ₄ 构成， 且厚 度为 10 ~ 50nm。

优选地， 所述第一层间介电层的厚度为 15 ~ 50nm, 以及所述第二层 间介电层的厚度为 25 ~ 90nm。 根据本发明， 第二源 /漏区接触孔和栅区接触孔具有相同的刻蚀深 度， 因而， 能够有效地降低接触孔与栅之间发生短路的可 能性， 而且刻 蚀宽高比较为接近， 因而， 降低了对刻蚀工艺和接触孔填充的要求， 同 时， 也减小了发生工艺缺陷的可能性。 此外， 本发明利用替代栅工艺， 与典型的替代栅流程兼容。 附图说明

通过下面结合附图说明本发明的优选实施例， 将使本发明的上述及 其它目的、 特征和优点更加清楚， 其中：

图 1是示出了根据传统工艺制造的半导体器件的� �意图； 以及 的示意图，其中图 14示出了根据本发明所提出的半导体器件制造� ��法制 造完成的半导体器件。

应当注意的是， 本说明书附图并非按照比例绘制， 而仅为示意性的 目的， 因此， 不应被理解为对本发明范围的任何限制和约束 。在附图中， 相似的组成部分以相似的附图标号标识。 具体实施方式

下面参照附图对本发明的优选实施例进行详细 说明， 在描述过程中 省略了对于本发明来说是不必要的细节和功能 ， 以防止对本发明的理解 造成混淆。 首先， 参考图 14, 对根据本发明所提出的工艺制造的半导体器件 进 行详细描述。图 14是示出了根据本发明所提出的半导体器件制� ��方法制 造完成的半导体器件的示意图。

如图 14 所示， 根据本发明所提出的工艺制造的半导体器件主 要包 括： Si衬底 200、 第一层间介电层 280 (厚度为 15~50nra)、 第二层间介 电层 380 (厚度为 25~90nm)、 硅化物区域 210、 金属栅 220、 第一源 / 漏区接触孔 240 (宽度为 15~100nra)、 第二源 /漏区接触孔 340 (宽度为 20 - 150nm)和栅区接触孔 330 (宽度为 20~150nm)， 其中金属栅 220 形成在高 k介电层 270 (厚度为 1 ~ 3nm)上， 高 k介电层 270沉积在 Si 衬底 200上， 在高 k介电层 270和金属栅 220周围形成有 SiN側壁 260 (宽度为 10~40nm); 第一层间介电层 280沉积在 Si村底 200上； 第二 层间介电层 380沉积在第一层间介电层 280上； 硅化物区域 210形成在 Si衬底 200上， 嵌入在 Si衬底 200中； 第一源 /漏区接触孔 240形成在 第一层间介电层 280中，且分别与硅化物区域 210相接触； 第二源 /漏区 接触孔 340和栅区接触孔 330形成在第二层间介电层 380中， 第二源 / 漏区接触孔 340分别与第一源 /漏区接触孔 240相接触，栅区接触孔 330 与金属栅 220相接触。 第一源 /漏区接触孔 240分别包括村里 225 (厚度 为 2~15nm)和填充在其中的导电金属， 以及第二源 /漏区接触孔 340和 栅区接触孔 330分别包括村里 325 (厚度为 2 ~ 15nm )和填充在其中的导 电金属。

根据本发明， 第二源 /漏区接触孔 340和栅区接触孔 330具有相同 的刻蚀深度， 因而， 能够有效地降低接触孔与栅之间发生短路的可 能性， 而且刻蚀宽高比较为接近， 因而， 降低了对刻蚀工艺和接触孔填充的要 求， 同时， 也减小了发生工艺缺陷的可能性。 接下来， 将结合图 2 ~ 14， 对根据本发明的半导体器件制造方法的 各个步骤进行详细描述。

首先， 如图 2所示， 在 Si衬底 200上形成硅化物区域 210和替代 栅结构 （高 k介电层 270、 多晶硅栅 320、 围绕和覆盖高 k介电层 270 和多晶硅栅 320的 SiN侧壁 260和 SiN盖层）。 作为本发明的示例， 高 k 介电层 270的厚度为 1 ~ 3nm， 多晶硅栅 320的厚度为 20 ~ 70mn, SiN侧 壁 260在图示水平方向上的宽度为 10 ~ 40nm, SiN盖层的厚度为 15 ~ 40nm。 这一步骤同样是传统工艺的一部分， 这里形成了多晶硅栅 320以 作为替代金属栅的替代栅。

在形成了图 2所示的结构之后， 执行图 3所示的步骤之前， 可以在 图 2所示的结构上整体形成一阻挡衬里 （例如， 可由 Si ₃ N ₄ 构成）（未示 出）， 阻挡衬里的厚度为 10 ~ 50nm。 然后， 如图 3所示， 在已形成硅化物区域 210和替代栅结构的 Si 衬底 200上沉积第一层间介电层（ Inter Layer Dielectr ic layer ) 280。 例如， 未掺杂的氧化硅（Si0 ₂ )、 各种掺杂的氧化硅（如硼硅玻璃、 硼磷 硅玻璃等）和氮化硅（Si ₃ N ₄ )等可以作为第一层间介电层 280的构成材 料。 接下来， 如图 4所示， 对第一层间介电层 280进行化学机械平坦化 ( CMP )处理， 从而暴露出替代栅结构的 SiN盖层。

然后， 如图 5所示， 执行另外的 CMP处理或针对 SiN的反应离子刻 蚀 （RIE )处理， 去除 SiN盖层， 暴露出替代栅结构的多晶硅栅 320。 之后， 如图 6所示， 采用湿法刻蚀或干法刻蚀， 去除多晶硅栅 320。 接下来，如图 7所示，采用典型的替代栅工艺，沉积形成金� �栅 220。 在完成这一步骤之后，作为替代栅的多晶硅栅 320已经完全被金属栅 220 所取代。 然后， 如图 8和 9所示， 采用光刻工艺， 形成光刻胶掩模（图 8 )， 并执行光刻、 去胶工艺， 在第一层间介电层 280中的预定位置， 形成接 触孔开口，在接触孔开口的底部，暴露出位于 Si衬底 200上的硅化物区 域 210 (图 9 )。 在包含阻挡村里 （未示出） 的情况下， 需要刻蚀穿透位 于接触孔开口的底部、 硅化物区域 210上的阻挡村里， 以暴露出硅化物 区域 210。 之后， 如图 10所示， 在接触孔开口中沉积形成金属插头， 从而形 成第一源 /漏区接触孔 240, 使得第一源 /漏区接触孔 240分别与其下方 相应位置的硅化物区域 210相接触。 在这一步骤中， 首先沉积村里 225 (例如， TiN、 TaN、 Ta或 Ti , 典型地， 厚度在大约 2nm到大约 15nm之 间）， 然后再沉积导电金属（例如， Ti、 Al、 TiAl、 Cu、 W等）， 最后再 执行金属的 CMP工艺。第一源 /漏区接触孔 240的形成工艺与传统工艺相 同或类似。根据本发明，第一源 /漏区接触孔 240的宽度（图示水平宽度） 为 15 ~ 100nm。

在形成了图 10所示的结构之后， 执行图 11所示的步骤之前， 可以 在图 10所示的结构上整体形成一阻挡层（例如， 可由 S i ₃ N ₄ 构成）（未示 出）， 阻挡层的厚度为 10 ~ 50nm。 接下来， 如图 11所示， 在已形成第一源 /漏区接触孔 240和金属栅 220的第一层间介电层 280上沉积第二层间介电层 380。例如， 未掺杂的 氧化硅（Si0 ₂ )、 各种掺杂的氧化硅（如硼硅玻璃、 硼磷硅玻璃等）和氮 化硅（Si ₃ N ₄ )等可以作为第二层间介电层 380的构成材料。 由于之前（图 10 ) 中所执行的 CMP工艺， ^二层间介电层 380具有平坦的上表面。 然后，如图 12和 13所示，采用光刻工艺，形成光刻胶掩模（图 12 ), 并执行光刻、 去胶工艺， 在第二层间介电层 380中的预定位置， 形成接 触孔开口， 在接触孔开口的底部， 暴露出位于第一层间介电层 280中的 第一源 /漏区接触孔 240和金属栅 220 (图 13 )。在包含阻挡层（未示出） 的情况下， 需要刻蚀穿透位于接触孔开口的底部、 第一源 /漏区接触孔 240和金属栅 220上的阻挡衬里， 以暴露出第一源 /漏区接触孔 240和金 属栅 220。 最后， 如图 14 所示， 在接触孔开口中沉积形成金属插头， 从而形 成第二源 /漏区接触孔 340和栅区接触孔 330, 使得第二源 /漏区接触孔 340分别与其下方相应位置的第一源 /漏区接触孔 240相接触， 以及使得 栅区接触孔 330与金属栅 220相接触。在这一步骤中，首先沉积衬里 325 (例如， TiN、 TaN、 Ta或 Ti , 典型地， 厚度在大约 2nm到大约 15nm之 间）， 然后再沉积导电金属（例如， Ti、 Al、 TiAl、 Cu、 W等）， 最后再 执行金属的 CMP工艺。第二源 /漏区接触孔 340和栅区接触孔 330的形成 工艺与传统工艺相同或类似。根据本发明， 第二源 /漏区接触孔 340的宽 度（图示水平宽度） 为 20 - 150nm; 栅区接触孔 330的宽度（图示水平 宽度） 为 20 - 150nm。

此外， 根据本发明， 可以对导电金属进行选择， 从而使填充在第二 源 /漏区接触孔 340和栅区接触孔 330中的导电金属具有比填充在第一源 /漏区接触孔 240中的导电金属小的电阻率。 例如， 填充在第二源 /漏区 接触孔 340和栅区接触孔 330中的导电金属可以选择为 Cu, 而填充在第 一源 /漏区接触孔 240中的导电金属可以选择为 A1; 或者填充在第二源 / 漏区接触孔 340和栅区接触孔 330中的导电金属可以选择为 Al， 而填充 在第一源 /漏区接触孔 240中的导电金属可以选择为 Ti。 由此， 可以得到根据本发明的半导体器件。 如前所述， 第二源 /漏 区接触孔 340和栅区接触孔 330具有相同的刻蚀深度， 因而， 能够有效 地降低接触孔与栅之间发生短路的可能性， 而且刻蚀宽高比较为接近， 因而， 降低了对刻蚀工艺和接触孔填充的要求， 同时， 也减小了发生工 艺缺陷的可能性。

此外， 根据本发明， 第一源 /漏区接触孔 240 与栅结构具有相同的 高度， 这样的结构使得形成第一源 /漏区接触孔 240 的工艺过程更为容 易， 在这种情况下， 完全是在平坦的表面上来执行光刻工艺。 而且， 这 样的结构使得本发明与标准的替代栅工艺完全 兼容。

至此已经结合优选实施例对本发明进行了描 述。 应该理解， 本领域 技术人员在不脱离本发明的精神和范围的情况 下， 可以进行各种其它的 改变、 替换和添加。 因此， 本发明的范围不局限于上述特定实施例， 而 应由所附权利要求所限定。