[0001]本申请要求了 2011年 7月 27日提交的、 申请号为 201110212808.2、 发明名称为"一种半导体器件结构及其制造方� �"的中国专利申请的优先权, 其全部内容通过引用结合在本申请中。 技术领域

[0002]本发明属于半导体技术领域，尤其涉及一 种体硅鳍型场效应晶体管的 制备方法。 背景技术

[0003]随着集成电路产业按照 Moore定律持续向前发展， CMOS器件的特征 尺寸持续缩小， 平面体硅 CMOS 结构器件遇到了严峻的挑战。 为了克服这 些问题， 各种新结构器件应运而生。 在众多新结构器件中， 鳍型场效应晶体 管 （FinFET )被认为是最有可能替代平面体硅 CMOS器件的新结构器件之 一， 成为国际研究的热点。

[0004] FinFET结构器件初期主要制备在 SOI衬底上， 工艺较体硅衬底而言 较为筒单。 但是 SOI FinFET存在制备成本高， 散热性差， 有浮体效应， 与 CMOS工艺兼容性差等缺点。 为了克服 SOI FinFET存在的问题， 研究人员 开始研究采用体硅衬底来制备 FinFET器件， 即 Bulk FinFET。 但是一般的 Bulk FinFET结构器件较 SOI FinFET器件而言仍然具有以下缺点： SCE效应 抑制效果不理想； 沟道底部的鳍片内仍然会形成泄漏电流路径造 成泄漏电流 较大； 杂质剖面控制困难。

[0005】为了克服以上问题， 推动 FinFET结构器件尽快获得应用， 需要进一 步开展这方面的研究工作。 这对于 FinFET结构器件的应用以及半导体产业 的发展具有重要意义。 发明内容

[0006】本发明的第一方面是一种半导体器件结� ��， 包括： 鳍片， 该鳍片位于 局部埋层隔离介质层上， 同时鳍片的底部通过体接触与衬底相连， 所述鳍片 具有位于源漏之间的沟道区域； 局部埋层隔离介质层， 该局部埋层隔离介质 层将鳍片除通过体接触与衬底相连的区域与衬 底隔离开； 体接触， 该体接触 将至少所述鳍片的所述沟道区域的一部分与衬 底形成直接的物理和电学接 触； 栅电极， 栅电极的方向与鳍片的方向垂直， 鳍片与栅电极相交的区域形 成沟道； 栅电极与鳍片之间存在栅介质； 源漏区域， 位于沟道区域及栅电极 的两侧。

[0007】本发明的第二方面是一种制备方法， 包括： 形成具有局部埋层隔离介 质层的局部绝缘体上硅（SOI ) 结构的半导体衬底； 在所述局部埋层隔离介 质层上方的硅衬底上形成鳍片； 在所述鳍片顶部和侧面形成栅堆叠结构； 在 所述栅堆叠结构两侧的鳍片中形成源 /漏结构； 金属化；

[0008】为了实现上述目的， 本发明的主要步骤包括： 形成具有局部埋层隔离 介质层的局部绝缘体上硅（SOI ) 结构的半导体衬底； 在所述局部埋层隔离 介质层上方的硅衬底上形成鳍片； 在所述鳍片顶部和侧面形成栅堆叠结构； 在所述栅堆叠结构两侧的鳍片中形成源 /漏结构； 金属化；

[0009]优选地， 形成具有局部埋层隔离介质层的局部绝缘体上 硅（SOI )结 构的半导体衬底的步骤包括： 在半导体衬底上形成介质层； 光刻、 刻蚀所述 介质层形成介质层岛及体接触孔； 在半导体衬底上形成一层非晶硅材料； 将 非晶硅材料转变为单晶材料并进行化学机械抛 光（ CMP )形成局部绝缘体上 硅（SOI )结构半导体衬底；

[0010]优选地，所述介质层包括 Si0 ₂ 、TEOS、LTO或 Si ₃ N ₄ ,厚度为 20-100nm。

[0011】优选地， 在半导体衬底上形成一层非晶硅材料步骤中， 所述非晶硅材 料的形成可以采用低压化学气相淀积（LPCVD )、 离子束溅射等方法； 所述 非晶硅材料的厚度为 200nm-1000nm。

[0012]优选地， 所述将非晶硅材料转变为单晶材料并进行化学 机械抛光 ( CMP )形成局部绝缘体上硅（SOI ) 结构半导体衬底的步骤中， 可以采用 横向固相外延（LSPE )技术、 激光再结晶法、 卤素灯或条形加热器再结晶 等方法将非晶硅材料转变为单晶材料。

[0013]优选地，所述在所述局部埋层隔离介质层 上方的硅衬底上形成鳍片的 步骤包括： 电子束曝光正性抗蚀剂并刻蚀所述局部埋层隔 离介质层上方的硅 衬底至埋层隔离介质层以嵌入所述半导体衬底 形成至少两个凹槽， 所述凹槽 之间形成鳍片。

[0014]优选地， 所述鳍片的厚度为 10-60nm。

[0015】优选地， 所述在所述鳍片顶部和侧面形成栅堆叠结构的 步骤包括： 在 鳍片的顶部和侧面形成栅介质层和栅电极材料 ； 光刻、 刻蚀形成栅电极堆叠 结构。

[0016]优选地，在所述栅堆叠结构两侧的鳍片中 形成源 /漏结构之前，所述方 法进一步包括： 在鳍片的两侧形成一次侧墙； 进行倾角离子注入， 以在所述 鳍片中形成源 /漏延伸区；或进行倾角离子注入， 以在所述鳍片中形成晕环注 入区。

[0017]优选地，所述在栅堆叠结构两侧的鳍片 中形成源 /漏结构步骤包括：在 鳍片的两侧形成二次侧墙； 离子注入形成源漏掺杂； 形成源漏硅化物。

[0018]优选地， 所述半导体衬底为体硅衬底。

[0019]从上述技术方案可以看出， 本发明有以下有益效果：

[0020] 1、 本发明提供的这种半导体器件结构及制备方法 ， 在体硅衬底上实 现了鳍型场效应晶体管器件的制备， 克服了 SOI FinFET器件存在的自加热 效应和浮体效应， 降低了制备成本；

[0021] 2、 本发明提供的这种半导体器件结构及制备方法 ， 非常容易在体硅 衬底上形成局部绝缘体上硅结构， 很容易制备与衬底相隔离的鳍片结构， 大 大降低了制备 Bulk FinFET器件的难度；

[0022】 3、 本发明提供的这种半导体器件结构及制备方法 ， 制备工艺筒单可 行， 易于集成， 与平面 CMOS工艺兼容性好。 附图说明

[0023]通过以下参照附图对本发明实施例的描 述，本发明的上述以及其他目 的、 特征和优点将更为清楚， 在附图中：

[0024] 图 1-7示出了根据本发明实施例的方法制备半导体 器件的流程中对应 的各结构剖面图；

[0025]附图标记说明：

[0026] 101 , Si衬底； 102 , 介质层； 103 , 体接触孔； 104, 非晶硅层； 105 , STI隔离层； 106, 凹槽结构； 107 , 鳍片； 108, 栅介质层； 109, 栅电极。

[0027】应当注意的是， 本说明书附图并非按照比例绘制， 而仅为示意性的目 的， 因此， 不应被理解为对本发明范围的任何限制和约束 。 在附图中， 相似 的组成部分以相似的附图标号标识。 具体实施方式

[0028】 以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只是示例性的， 而并非要限制本发明的范围。此外，在以下说 明中， 省略了对公知结构和技术的描述， 以避免不必要地混淆本发明的概念。

[0029]在附图中示出了根据本发明实施例的层 结构示意图。这些图并非是按 比例绘制的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些 细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、 位置关 系仅是示例性的， 实际中可能由于制造公差或技术限制而有所偏 差， 并且本 领域技术人员根据实际所需可以另外设计具有 不同形状、 大小、 相对位置的 区域 /层。

[0030] 图 1 ~ 7详细示出了根据本发明实施例制备半导体器� �的各步骤对应 的结构剖面图。 以下， 将参照这些附图来对根据本发明实施例的各个 步骤予 以详细说明。

[0031]首先参考图 1 ,在半导体衬底 101上形成介质层 102。所述介质层 102 可以包括： Si0 ₂ 、 TEOS、 LTO、 Si ₃ N ₄ 或其他介质材料， 在本发明的实施例 中优选为 Si0 ₂ , 可以通过热生长形成， 厚度约为 20-100nm。 所述半导体衬 底 101可以是半导体制造领域中常用的衬底材料， 对于本发明的实施例， 优 选采用体 Si衬底。

[0032]接着如图 2A和 2B所示， 在半导体衬底 101上形成介质层岛 102，和 体接触孔 103。 图 2A为沿半导体衬底 101表面示意图； 图 2B为沿 AA，方向 的剖视图。 形成所述介质层岛 102，和体接触孔 103的方法为： 采用光刻或电 子束曝光抗蚀剂并反应离子刻蚀介质层 102形成介质层岛 102， 和体接触孔 103。

[0033] 图 3为在半导体衬底上形成一层非晶硅层 104的示意图。所述非晶硅 层 104的形成方法可以包括： 低压化学气相淀积（ LPCVD )、 离子束溅射等； 在本发明的实施例， 优选采用 LPCVD方法。 所述非晶硅层 104的厚度约为 200nm-1000nm。

[0034]接着如图 4所示，将非晶硅层 104转变为单晶硅层 104，并化学机械抛 光（CMP )形成具有局部埋层隔离介质层的局部绝缘体� �硅（SOI ) 结构的 半导体衬底。 所述非晶硅层 104转变为单晶硅层 104，的方法可以包括： 横向 固相外延（LSPE )技术、 激光再结晶法、 卤素灯或条形加热器再结晶等； 在本发明的实施例， 优选采用 LSPE技术。 所述 LSPE技术外延的过程为： 首先，将直接与半导体衬底 101相接触的非晶硅层 104在垂直方向进行垂直 固相外延， 将其转变为单晶硅层 104，； 然后， 将介质层岛 102，上方覆盖的非 晶硅层 104进行横向固相外延将其转变为单晶硅层 104，；最终将所有的非晶 硅层 104都转变为单晶硅层 104，。

[0035]接着如图 5所示在半导体衬底 101上形成 STI隔离结构 105。

[0036] 图 6A示出了沿半导体衬底 101表面的示意图， 图 6B和 6C分别为图

6A中沿 AA，和 BB，方向的剖视图。 如图 6B、 6C所示， 对所述单晶硅层 104， 进行刻蚀形成凹槽结构 106, 同时两个相邻凹槽之间形成鳍片 107。鳍片 107 的底部通过体接触 103，与衬底相连。 该体接触有利于消除器件的浮体效应， 同时该体接触 103，还有利于器件沟道处的散热， 提高器件的性能。 刻蚀形成 所述凹槽结构 106的方法例如可以是： 采用电子束曝光正性抗蚀剂并反应离 子刻蚀形成陡直的宽度约为 200-400nm的凹槽结构 106。 凹槽的形状只是示 例， 本发明对此不做限制。 所述鳍片 107的厚度为 10-60nm。

[0037]接着参考图 7A、 7B和 7C, 在整个衬底上形成栅介质层材料 108和 栅电极材料 109, 然后刻蚀形成栅电极叠层结构。 图 7A示出了沿半导体衬 底 101表面的示意图， 图 7B和 7C分别是沿图 7A中 AA'和 BB'方向的剖视 图。 所述栅介质层材料 108可以是普通栅介质材料， 例如 Si0 ₂ , 或者是其他 的高 k介质材料， 例如 SiON和 HfA10N、 Hf aON、 HfSiON、 A1 ₂ 0 ₃ 等， 在 本发明地实施例中优选 HfSiON, 可通过低压化学气相沉积、 金属有机化学 气相沉积或者原子层淀积等方法形成， 栅介质的等效氧化层厚度为 5至 100 A。 所述栅电极材料 109可以是难熔金属 W, Ti, Ta, Mo和金属氮化物， 例 如 TiN, TaN, H , MoN等或其他材料， 栅电极材料可采用低压化学气相淀 积， 金属有机化学气相沉积、原子层淀积或其他方 法形成， 厚度可选为 2000 至 5000 A。

[0038]接着，在所述栅堆叠结构两侧的鳍片中形 成源 /漏结构之前，所述方法 进一步包括： 在鳍片的两侧形成一次侧墙； 进行倾角离子注入， 以在所述鳍 片中形成源 /漏延伸区；或进行倾角离子注入， 以在所述鳍片中形成晕环注入 区。

[0039]接着， 可以在栅堆叠的侧壁上形成栅侧墙。 栅侧墙的形成可以参照常 规技术， 这里不再赘述。

[0040]接着，在栅堆叠两侧的半导体衬底中进行 离子注入形成源 /漏区并形成 源漏娃化物。

[0041]最后， 金属化形成互连结构将电极引出。 金属化的形成可以参照常规 技术， 这里不再赘述。

[0042]此外， 本发明的实施例能够在体硅衬底上实现了半导 体器件的制备。 该方法采用传统的基于准平面的自顶向下工艺 ， 制备工艺筒单可行， 与 CMOS平面工艺具有良好的兼容性， 并且易于集成。

[0043]在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细 的说明。 但是本领域技术人员应当理解， 可以通过现有技术中的各种手段， 来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员 还可以设计出与以上描述的方法并不完全相同 的方法。

[0044]以上参照本发明的实施例对本发明予以了 说明。 但是， 这些实施例仅 仅是为了说明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附 权利要求及其等价物限定。 不脱离本发明的范围， 本领域技术人员可以做出 多种替换和修改， 这些替换和修改都应落在本发明的范围之内。