本申请要求了 2011年 8月 22日提交的、 申请号为 201110240932.X、 发明名称为 "半导体器件结构及其制作方法" 的中国专利申请的优先权， 其全部内容通过引用结 合在本申请中。 技术领域

本发明涉及半导体领域， 更具体地， 涉及一种带有鳍的半导体器件结构及其制作 方法， 其中能够高质量地形成栅电极图案。 背景技术

随着集成密度的日益提高， 鳍式晶体管结构如 FinFET (鳍式场效应晶体管） 由于 其良好的电学性能、 可扩展性以及与常规制造工艺的兼容性而倍受 关注。 图 1中示出 了示例 FinFET的透视图。 如图 1所示， 该 FinFET包括： 体 Si半导体衬底 101 ; 在体 Si半导体衬底 101上形成的鳍 102; 与鳍 102相交的栅电极 103， 栅电极 103与鳍 102 之间设有栅介质层 104; 以及隔离区 （如 Si0 ₂ ) 105。 在该 FinFET中， 在栅电极 103 的控制下， 在鰭 102中具体地在鳍 102的三个侧壁 （图中左、 右侧壁以及顶壁） 中产 生导电沟道， 如图 1中箭头所示。 也即， 鳍 102位于栅电极 103之下的部分充当沟道 区， 源极区、 漏极区则分别位于沟道区两侧。

在图 1的示例中， FinFET形成于体半导体衬底上， 但是 FinFET也可以形成于其 他形式的衬底如 SOI (绝缘体上半导体）衬底上。另外， 图 1所示的 FET由于在鳍 102 的三个侧壁上均能产生沟道， 从而也称作 3栅 FET。 例如， 通过在鳍 102的顶壁与栅 电极 103之间设置隔离层 （例如氮化物） 来形成 2栅 FET， 此时在鳍 102的顶壁上不 会产生沟道。

另外， 为了增强驱动能力以提供更高性能， 可以将多个鰭连接在一起形成同一器 件。 参见图 2， 三个鳍 102a、 102b, 102c受相同栅电极 103的控制， 且它们可以连接 到相同的源极和漏极（图中未示出）， 从而图 2所示的该 FinFET的电流驱动能力大大 增加。 图 2中其余标记与图 1中相同。 图 3示出了实际制造的 FinFET中鳍 102与栅 电极 103的形貌的照片。 但是， 随着器件特征尺寸的日益缩小， 要为鰭式晶体管形成栅电极变得越来越困 难。 另一方面， 根据常规工艺， 要在栅电极以及源、 漏区上形成接触部， 需要先刻蚀 接触孔， 然后在接触孔中填充导电材料如金属。 这种接触部形成工艺在鳍式晶体管中 是非常困难的。

有鉴于此， 需要提供一种新颖的带有鳍的半导体器件结构 及其制作方法。 发明内容

本发明的目的在于提供一种半导体器件结构及 其制作方法， 以克服上述现有技术 中的问题。

根据本发明的一个方面， 提供了一种制作半导体器件结构的方法， 包括： 提供半 导体衬底； 在半导体衬底上沿第一方向形成鳍； 在半导体衬底上沿与第一方向交叉的 第二方向形成栅极线， 所述栅极线经由栅介质层与鳍相交； 绕所述栅极线形成电介质 侧墙； 绕所述电介质侧墙的外侧形成导电侧墙； 以及在预定区域处， 实现器件间电隔 离， 被隔离的栅极线部分形成相应单元器件的栅电 极， 被隔离的导电侧墙部分形成相 应单元器件的接触部。

根据本发明的另一方面， 提供了一种半导体器件结构， 包括： 半导体衬底； 在半 导体衬底上形成的多个单元器件， 每一单元器件包括： 沿第一方向延伸的鳍； 沿与第 一方向交叉的第二方向延伸的栅电极， 所述栅电极经由栅介质层与鳍相交； 在所述栅 电极两侧形成的电介质侧墙； 以及在所述电介质侧墙的外侧形成的导电侧墙 ， 所述导 电侧墙用于所述单元器件的接触部，其中，沿 第二方向相邻的单元器件各自的栅电极、 电介质侧墙和导电侧墙分别由沿第二方向延伸 的同一栅极线、 同一电介质侧墙层和同 一导电侧墙层形成， 所述栅极线在所述相邻的单元器件之间的预定 区域中包括第一电 隔离部， 所述导电侧墙层在所述相邻的单元器件之间的 预定区域中包括第二电隔离 部， 所述电介质侧墙层仅在所述栅极线外侧延伸。

在本发明中， 在形成了电介质侧墙以及导电侧墙之后， 再进行各器件之间的电隔 离操作例如切断或氧化。 因此， 电介质和导电侧墙的侧墙材料没有延伸进入相 邻的单 元器件的相对栅电极端面之间， 从而不会如现有技术中那样由于切口处存在侧 墙材料 而出现孔洞等缺陷， 并因为可以减少器件间的最小电隔离距离从而 可以增加器件的集 成度， 降低集成电路的制造成本。

与现有技术中通过刻蚀接触孔并以导电材料填 充接触孔来形成接触部不同， 根据 本发明的实施例， 以侧墙的方式来形成接触部，避免了常规技术 中形成接触孔的困难。 此外， 根据本发明的实施例形成的接触部， 以侧墙的方式形成在电介质侧墙外侧， 从 而自对准于源 /漏区， 并因此可以充当半导体器件的源 /漏区与外部之间电连接的接触 部。

另外， 在本发明中， 通过平坦化处理， 可以使得导电侧墙 （下接触部） 与栅堆叠 具有相同的高度。 因此， 有利于后续电连接等工艺的进行。 附图说明

通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和 优点将更为清楚， 在附图中：

图 1示出了示例 FinFET的透视图；

图 2示出了实际制造的 FinFET中鳍与栅电极的形貌的照片；

图 3示出了常规工艺中 FinFET的鳍的形成， 其中 （a) 为顶视图， （b) 为沿 （a) 中 A-A'线的截面图；

图 4示出了在图 3所示的结构上形成栅介质层和栅电极层之后� �到的结构； 图 5-7示出了常规工艺中 FinFET的栅堆叠构图， 其中 （a) 为顶视图， （b) 为沿 (a) 中 A-A'线的截面图；

图 8示出了常规工艺中最终形成的栅电极以及绕� �电极形成的栅侧墙； 图 9-12示出了根据本发明第一实施例的半导体器� �结构的制作流程， 其中 （a) 为顶视图， （b) 为沿 （a) 中 A-A'线的截面图； 以及

图 13-16示出了根据本发明第二实施例的半导体器� ��结构的制作流程， 其中 （a) 为顶视图， （b) 为沿 （a) 中 A-A'线的截面图。 具体实施方式

以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的各种结构 示意图。 这些图并非是按比例绘制 的， 其中为了清楚表达的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所 示出的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示例性的， 实际 中可能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据实际所需可以 另外设计具有不同形状、 大小、 相对位置的区域 /层。

在描述本发明的实施例之前， 先简要介绍常规工艺中 FinFET栅堆叠的形成方法。 如图 3所示，首先在半导体衬底上形成鳍。在图 3所示的示例中，半导体衬底为 SOI 衬底， 包括两个 Si层 200和 202以及嵌于它们之间的 Si0 ₂ 层 201。通过以构图的硬掩膜层 203 (如 Si ₃ N ₄ ) 为掩膜， 对 Si层 202进行刻蚀， 形成鳍。 尽管在该示例中半导体衬底包 括 Si且构成鳍的半导体材料也包括 Si， 但是本领域技术人员能够理解， 半导体衬底和 / 或鳍可以包括任意合适的半导体材料， 如 Ge、 GaN、 InP等。 在以下的描述中， 同样 以 SOI衬底为例， 但是本发明不限于此。

硬掩膜层 203可以去除， 这样随后制造的栅电极能够经由栅介质层与鳍 202的三个 侧壁相接触， 从而形成 3栅 （Tri-Gate) FET。 当然， 硬掩膜层 203也可以保留， 这样随 后制造的栅电极经由栅介质层只与鳍 202的两个侧壁相接触 （顶壁上由于存在硬掩膜 层 203从而不受栅电极的控制而产生沟道）， 从而形成 2栅 FET。

下文均以 3栅 FET为例进行描述。但是本领域技术人员应当理 解， 本发明同样可以 适用于 2栅 FET以及其他带有鳍的半导体器件结构。

接下来， 如图 4所示， 在形成有鳍的半导体衬底上依次形成栅介质层 203 (如， 高 k栅介质层） 和栅电极层 204 (如， 金属栅电极层）。 然后， 对栅介质层 203和栅电极层 204进行构图， 以形成最终的栅堆叠。

具体地， 参见图 5 (a), 其中以顶视图示出了半导体衬底， 该半导体衬底上如图 4 所示形成有鰭 202的图案 （注意， 图 4中示出了图 5 (a) 中所示结构的一部分， 故两者 看起来不一样）， 并且形成有栅介质层 203和栅电极层 204。 但是， 为清楚起见， 该顶 视图中并没有示出栅介质层 203和栅电极层 204 (以下各顶视图中同样如此）。 在该结 构上， 通过涂覆光刻胶并利用掩模进行曝光， 然后显影， 获得与将要形成的栅极线图 案相对应的光刻胶线形图案 205。 图案 205中各线段是沿同一方向彼此平行印制的， 它 们具有相同或相近的间距和关键尺寸。

在图 5 (b) 中， 为例方便起见， 仅示出了沿 A-A'线的两条线段 205。 以下各截面 图中同样如此。

然后， 如图 6所示， 通过利用切断掩模进行再次曝光并显影， 在线形图案 205上形 成切口 206。 从而， 使得图案 205中与各单元器件相对应的栅极图案彼此断开 。

最后， 禾 I」用形成有切口 206的光刻胶图案 205， 进行刻蚀， 并最终形成与该图案相 对应的栅堆叠。 图 7中示出了刻蚀后形成的栅电极 204。 在此需要指出的是， 在图 7所 示的示例中， 并未刻蚀栅介质层 203。 但是本领域技术人员应当理解， 在刻蚀栅电极 层 204之后可以进一步刻蚀栅介质层 203。

当然， 也可以在如图 5所示印制线性图案 205之后先进行一次刻蚀， 得到平行的栅 极线； 然后再利用切断掩膜， 进行第二刻蚀， 在平行的栅极线中形成切口。

在以上过程中， 将用于形成栅极图案的一次曝光分成了两次来 实现： 一次曝光线 形图案 205; 另一次曝光切口 206。 从而可以降低对光刻的要求， 改进光刻中对线宽的 控制。 此外， 可以消除许多邻近效应。

但是， 随着器件特征尺寸的缩小， 上述常规工艺遇到了越来越多的问题。 根据这 种常规工艺， 在形成切口后， 需对器件形成电介质侧墙等工 '艺。 参见图 8， 其中示出 了环绕栅电极 204形成电介质侧墙 207 (在图 8中， 为简单起见， 最上侧的栅电极端部 和最下侧的栅电极端部处并没有示出侧墙； 但是需要指出的是， 如果某一栅电极 204 终止于这些位置， 那么这些位置处同样形成有侧墙 207， SP ,侧墙 207是围绕栅电极 204 形成的）。 由于栅极图案中存在切口 206， 从而侧墙材料也会进入该切口 206内。 这样， 栅极线中的切口会对电介质侧墙的形貌造成影 响。比如，栅极线中的切口如果太小（相 邻栅电极相对端面间的距离太小）， 电介质会在切口处形成孔洞 （void)。 这种孔洞可 能会在后续工艺中形成器件间的短路等。 另外， 电介质侧墙材料在切口处的形貌也会 对后续的 CMP工艺要求造成巨大影响。

因此， 这种常规工艺要求非常精确的 （栅电极） 端到端间隔。 而这种要求， 使得 光学邻近修正 （Optical Proximity Correction, OPC ) 的难度变大。 而且， 切断掩膜的 设计变得具有挑战性。 特别是， 近年来为了使用高 k栅介质 /金属栅的结构而采用替代 栅工艺。 而替代栅工艺使得这种线形和切断 （line-and-cut) 方法更加复杂。

另外， 在常规工艺中， 栅极以及源 /漏极的接触部是通过形成层间电介质层、 在层 间电介质层中刻蚀接触孔、 并以导电材料填充接触孔的方法来形成的。 但是， 在极小 的栅极以及源 /漏极上刻蚀与之对准的接触孔是一项非常困� �的任务。而且， 栅极与源 /漏极的高度不同， 从而它们之上的接触孔的刻蚀深度也不一样， 这也造成了接触部形 成的困难。

本发明正是针对现有技术中的这些问题提出的 。 (第一实施例） 以下将参照附图 9〜12来描述本发明的第一实施例。

根据本发明的实施例， 在如以上参照图 5所述印制光刻胶线形图案之后， 并不立 即使用切断掩模来形成切口图案， 而是直接利用线形图案来刻蚀栅电极层， 以形成平 行的栅极线。

具体地， 如图 9所示， 在 SOI衬底 （包括两个 Si层 1000、 1002以及嵌于它们之间的

Si0 ₂ 层 1001 ) 上形成鳍 1002之后， 依次形成栅介质层 1003和栅电极层 1004。 然后， 印 制与将要形成的栅极线图案相对应的光刻胶线 形图案， 光刻胶线形图案中各线段是沿 同一方向彼此平行印制的 （参见以上结合图 5的描述）。 这些平行线段可以具有不同的 间距和 /或不同的宽度。

在形成了线形图案之后， 并不立即使用切断掩模来形成切口图案， 而是直接利用 线形图案来刻蚀栅电极层， 以形成平行的栅极线 1004。在此， 还刻蚀了栅介质层 1003， 从而栅介质层 1003仅位于栅极线 1004之下， 参见图 9 (b)。

栅介质层 1003例如可以是普通的介质材料 Si0 ₂ ， 或者是高 k栅介质材料， 如 Hf0 ₂ 、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO, A1 ₂ 0 ₃ 、 La ₂ 0 ₃ 、 Zr0 ₂ 、 LaAlO中任一种或 其组合， 或者是其他材料。 栅电极层 1004例如可以包括多晶硅或金属材料如 Ti 、 Co、 Ni、 Al、 W或其合金或金属氮化物等。

在形成了栅极线 1004之后， 可以按照常规工艺来进行处理， 以形成半导体器件结 构如晶体管结构。 例如， 可以进行离子注入（进行掺杂以便形成源 /漏等）、 侧墙形成、 硅化、双应力衬层集成等。在此，需要指出的 是，这些形成半导体器件的具体工艺（如 离子注入、 硅化等）， 与本发明的主旨并无直接关联， 在此不进行详细描述。 它们可 以采用现有技术来实现， 也可以釆用将来发展的技术来实现， 这并不影响本发明。 以 下， 主要描述根据本发明的侧墙形成。

具体地， 如图 10所示， 绕栅极线 1004形成电介质侧墙层 1005。 例如， 可以通过在 整个半导体器件结构上淀积一层或多层电介质 材料， 例如 Si0 ₂ 、 Si ₃ N ₄ 、 SiON或其他材 料， 或者这些材料的组合， 再通过反应离子刻蚀形成电介质侧墙层 1005。 由于栅极线 1004中并没有形成开口， 因此除了栅极线 1004在图中竖直方向上的末端处， 电介质侧 墙层 1005形成于栅极线 1004沿图中水平方向的两侧。 BP , 电介质侧墙层 1005仅在栅极 线 1004的外侧延伸。

另外， 如果之前在栅极线刻蚀步骤中并没有刻蚀栅介 质层的话， 在形成侧墙层 1005之后， 则可沿侧墙层进行刻蚀， 使得位于侧墙层之外的栅介质层 1003被去除。 优选地， 为了更好地形成到器件源 /漏区的接触， 如图 11所示， 绕如上所述形成的 电介质侧墙层 1005外侧，以导电材料来形成导电侧墙层 1006。同样地，由于栅极线 1004 中并没有形成开口， 因此除了栅极线 1004在图中竖直方向上的末端处， 导电侧墙层 1006形成于电介质侧墙层 1005沿图中水平方向的外侧。 当然， 电介质侧墙层与导电侧 墙层也可以形成在器件突出鰭的两侧， 图中并未示出。 在形成器件的过程中， 可以根 据器件的需要选择地去除器件突出鳍两侧的电 介质侧墙层和导电侧墙层。

例如， 导电侧墙层 1006可以通过如下方式来形成。 在半导体衬底上保形淀积一层 导电材料， 如金属、金属氮化物、碳等； 然后对所淀积的导电材料层进行选择性刻蚀， 从而去除其与衬底表面平行的部分， 仅保留其与衬底表面垂直的部分， 并因此得到导 电侧墙层 1006。 当然， 本领域技术人员也可以想到其他方式来形成导 电侧墙层 1006以 及上述的电介质侧墙层 1005。

从图 11 (b) 可以看出， 导电侧墙层 1006自对准于栅堆叠两侧的鳍区域， 从而可 以用作源 /漏区与外部电连接的接触部。

接下来， 可以在得到的结构上形成层间电介质层 1007 (参见图 12 )。 这种层间电 介质层通常可以包括氮化物如 Si ₃ N ₄ 。在本发明中，优选地，为了进一步改善 器件性能， 层间电介质层由带有应力的电介质材料制成。 例如， 对于 NFET, 层间电介质层可以 由带有拉应力的电介质材料制成； 对于 PFET,层间电介质层可以由带有压应力的电介 质材料制成。

随后， 如图 12所示， 按照设计将如上所述形成的栅极线 1004、 电介质侧墙层 1005 以及导电侧墙层 1006，在预定区域处切断， 以实现各单元器件之间的电隔离（图 12 (a) 中为清楚起见， 没有示出所形成的层间电介质层）。 通常来说， 在鳍 1002之间的无源 区域 （field) 上方进行切断， 切口的宽度 （沿图中竖直方向） 一般为 l-10nm。 这种切 断例如可以利用切断掩模， 通过反应离子刻蚀或激光切割刻蚀等方法来实 现。 例如， 如果使用刻蚀方法，首先在衬底上涂覆光刻胶 ，并通过切断掩模来对光刻胶进行构图， 使得与将要形成的切口相对应的预定区域暴露 在外。 然后， 将暴露在外的这些栅极线 1004、 绕其形成的电介质侧墙层 1005以及导电侧墙层 1006切断， 形成切口 1008。 结果 切断的栅极线 1004形成电隔离的栅电极； 切断的电介质侧墙层形成电隔离的电介质侧 墙； 切断的导电侧墙层 1006形成电隔离的导电侧墙， 这种导电侧墙构成相应器件的接 触部。 切口 1008随后可以被另外的层间电介质层填充。

这里需要指出的是， 由于电介质侧墙层 1005并不导电， 不会妨碍单元器件之间的 电隔离， 因此可以在上述切断过程中并不切断电介质侧 墙层 1005。 例如， 在通过反应 离子刻蚀来进行切断的情况下， 可以进行选择性刻蚀， 使得刻蚀基本上不会影响电介 质侧墙层 1005。

或者， 在以上处理中并不真正切断， 而是可以通过向切口位置例如注入氧， 来使 得栅极线 1004中的半导体材料（例如， Si) 以及导电侧墙层 1006中的导电材料（例如， 金属） 氧化， 从而形成绝缘的氧化物。 结果， 通过生成的氧化物， 使得切口位置两端 的栅极线 1004彼此电隔离 （等效于 "切断" 的效果） 从而形成电隔离的栅电极， 切口 位置两端的导电侧墙层 1006彼此电隔离 （等效于 "切断" 的效果） 从而形成电隔离的 导电侧墙即电隔离的接触部。 当然， 注入的元素不限于氧， 本领域技术人员也可以根 据所使用的栅极线 1004和导电侧墙层 1006的材料， 适当选择注入的气体或化学物质， 使它们发生反应从而生成绝缘材料， 并因此实现电隔离。

这样， 就基本上完成了根据本发明的半导体器件结构 的制作。

需要指出的是， 在上述实施例中， 先形成层间电介质层 1007， 然后再进行栅极线 和导电侧墙层 （以及可选的电介质侧墙层） 的 "切断"或者说 "隔离"（这种情况下， 切口可以由随后形成的其他层间电介质层填充 ）。 但是， 也可以先进行栅极线和导电 侧墙层 （以及可选的电介质侧墙层） 的 "切断"或者说 "隔离"， 然后再形成层间电 介质层 1007 (这种情况下， 切口被层间电介质层 1007填充）。

图 12 (b)示出了通过上述方法制作得到的半导体器件 结构的截面图。在图 12 (b ) 中，所示的结构已经进行了平坦化处理例如 CMP (化学机械抛光），以露出栅电极 1004、 电介质侧墙 1005和导电侧墙 1006的顶部， 从而使得栅堆叠 （包括栅电极 1004、 电介质 侧墙 1005 ) 和接触部顶部基本上齐平， 这有助于随后的电连接工艺。 这种平坦化处理 例如可以在形成层间电介质层 1007之后立即进行，或者也可以在上述"切断"或 者"隔 离"之后再进行。

如图 12所示， 该半导体器件结构多个单元器件， 每一单元器件包括： 在半导体衬 底上形成的沿第一方向 （图中水平方向） 延伸的鳍 1002; 沿与第一方向交叉的第二方 向 （图中竖直方向） 延伸的栅电极 1004， 所述栅电极 1004经由栅介质层 1003与鰭 1002 相交； 在栅电极两侧形成的电介质侧墙 1005 ; 以及在电介质侧墙 1005外侧形成的导电 侧墙 1006， 所述导电侧墙 1006用于单元器件的接触部。 优选地， 第一方向与第二方向 正交。 该结构中， 沿栅宽的方向 （即， 所述第二方向）， 相邻单元器件各自所含的彼 此相对的栅电极、 电介质侧墙和导电侧墙分别由沿第二方向延伸 的同一栅极线、 同一 电介质侧墙层和同一导电侧墙层形成。 栅极线在预定区域处包含第一电隔离部， 导电 侧墙层在预定区域处包含第二电隔离部， 从而使得相邻单元器件彼此电隔离。 导电侧 墙层中的第二电隔离部可以与栅极线中的第一 电隔离部相同。 这种电隔离部可以包括 通过刻蚀形成的切口， 或者由栅极线材料、导电侧墙材料转变而来的 绝缘材料（例如， 上述通过在切口位置注入氧而形成的氧化物） 。 切口中可以填充有电介质材料， 例如 在先切断再形成层间电介质层 1007的情况下， 切口中可以填充有层间电介质层 1007的 材料， 或者在先形成层间电介质层 1007再进行切断的过程中， 切口中可以填充有随后 形成的层间电介质层的材料。

在本发明中， 侧墙层 （电介质侧墙层和导电侧墙层） 在栅极线外侧延伸， 从而在 预定区域处， 相对的栅电极端面之间并不存在 （电介质和导电） 侧墙材料， 这与常规 技术中环绕栅电极四周形成侧墙从而相对栅电 极端面之间会存在侧墙材料的情况不 同。

(第二实施例）

本发明的方法还可以与替代栅工艺相兼容。 以下， 将参照附图 13〜16来描述本发 明的第二实施例， 在该实施例中结合了替代栅极工艺， 即， 首先形成牺牲栅极线， 并 后继代之以替代栅极线。

以下， 将着重描述第二实施例与第一实施例的不同之 处， 对于相同的处理则不再 重复。 附图中相同的标记表示相同的部件。

如图 13所示， 同第一实施例中一样， 在半导体衬底上形成鰭 1002并依次淀积牺牲 栅介质层 1003和牺牲栅电极层 1004之后， 先通过印制平行的栅极线图案并进行刻蚀， 形成牺牲栅极线 1004， 牺牲栅极线 1004—般是由多晶硅形成。

接下来的处理与第一实施例中相同。 例如， 如图 14所示， 可以绕牺牲栅极线 1004 形成电介质侧墙层 1005 (由于牺牲栅极线 1004中并没有形成开口， 因此除了牺牲栅极 线 1004在图中竖直方向上的末端处， 电介质侧墙层 1005形成于牺牲栅极线 1004沿图中 水平方向的两侧）。 另外， 可以绕电介质侧墙层 1005外侧形成导电侧墙层 1006。 该导 电侧墙层 1006如上所述可以用作源 /漏区与外部电连接的接触部。接下来， 可以在得到 的结构上形成层间电介质层 1007 (参见图 12)， 并平坦化， 露出栅极线部分。 这种层 间电介质层通常可以包括氮化物如 Si ₃ N ₄ 。 在本发明中， 优选地， 为了进一步改善器件 性能， 层间电介质层由带有应力的电介质材料制成。 例如， 对于 NFET, 层间电介质 层可以由带有拉应力的电介质材料制成； 对于 PFET， 层间电介质层可以由带有压应力 的电介质材料制成。

接着， 如图 15所示， 例如通过刻蚀等方法去除牺牲栅极线 1004和牺牲栅介质层 1003, 从而在电介质侧墙层 1005之间形成开口 1004'。 然后， 如图 16所示， 在开口 1004' 中形成替代栅介质层 1003' (例如， 高 k栅介质层） 和替代栅极线 1004" (例如， 金属栅 电极）。 本领域技术人员可以设计出多种方法来实现这 种栅极线替代过程。

优选地， 在形成替代栅极线 1004"之后， 可以进行平坦化处理例如 CMP, 以使得 栅极线 1004"与导电侧墙 1006具有相同的高度。 这有利于后续的处理。

接下来， 同第一实施例中一样， 利用切断掩膜在预定区域实现单元器件之间的 电 隔离 （参见图 12)。 具体地， 例如可以通过在预定区域切断替代栅极线 1004"和导电侧 墙层 1006以及可选的电介质侧墙层 1005， 来实现所述电隔离； 或者， 可以通过在预定 区域进行氧注入， 使得栅极线 1004"中的材料（例如， 金属栅电极材料） 以及导电侧墙 层 1006中的导电材料 （例如， 金属） 氧化， 从而形成绝缘的氧化物， 来实现所述电隔 离。

这里需要指出的是， 尽管在以上描述的实施例中， 先进行替代栅处理， 然后再进 行切断处理。 但是本发明不限于此。 也可以在进行切断处理之后， 再进行替代栅极处 理。 例如， 可以在形成导电侧墙层 1006之后， 立即进行隔离处理， 形成电隔离的栅电 极以及电隔离的接触部， 接着进行替代栅处理， 形成栅极。 总之， 本发明的各实施例 中的各个步骤的顺序并不局限于上述实施例所 述。

对于本发明的实施例， 单元器件之间的电隔离 （例如， 切断或者氧化） 可以在形 成导电侧墙之后的任何时候进行， 最终完成半导体器件结构的前道工艺。 也即， 电隔 离步骤可以在导电侧墙形成之后， 制作器件间的金属互连之前。

在本发明的第二实施例中， 电介质侧墙层和导电侧墙层均为 " I "型侧墙， 不同于 第一实施例中的 "D"型侧墙。 "Γ型侧墙的好处在于， 形成的高度与栅堆叠一致。 形成 I型侧墙后， 可以不需要平坦化处理。 本领域普通技术人员知道多种形成 I型侧墙 的方法， 在此不详细描述。 同样， I型侧墙也可以适用于第一实施例。 如上所述， 在根据本发明的实施例中， 在衬底上印制平行线形图案之后， 并不是 如现有技术中那样立即利用切断掩模来实现器 件间电隔离， 而是首先利用所印制的平 行线形图案进行刻蚀， 以得到栅极线， 并继续形成半导体器件结构。 最后， 利用切断 掩模， 进行器件间电隔离， 例如通过切断或者氧化等。 因此， 根据本发明， 在最后再 切断或隔离栅极图案， 从而可以使相对栅电极的顶端之间的距离更为 紧密。

优选地， 在切断栅极线之前， 可以绕栅极线两侧的电介质侧墙层， 以侧墙的形式 形成自对准的源 /漏接触部。

此外， 在本发明中， 由于在形成电介质侧墙层以及导电侧墙层之后 再进行电隔离 以使各器件之间相互隔离。 因此， 在相邻单元器件的相对栅电极端面之间不会存 在侧 墙材料， 从而不会如现有技术中那样出现孔洞等缺陷。 另外， 各单元器件之间的导电 侧墙（接触部）通过切口或者隔离部完全断开 ， 从而实现了各器件之间的良好电绝缘。

而且， 与现有技术中通过刻蚀接触孔并以导电材料填 充接触孔来形成接触部不 同， 根据本发明的实施例， 以侧墙的方式来形成接触部， 避免了常规技术中形成接触 孔的困难。 并且， 这种侧墙形式的接触部自对准于源 /漏区， 大大简化了工艺。 而根据 常规工艺， 则无法以导电侧墙的形式来形成这种自对准接 触部。 这是因为在常规工艺 中， 先形成切口， 然后再进行侧墙形成工艺。 这样， 在形成侧墙， 特别是在形成导电 侧墙时， 导电材料会进入切口中， 从而可能使彼此相对的栅极各自的导电侧墙不 能完 全隔离， 并因此使得相应的器件彼此电接触。

此外， 本发明与替代栅工艺相兼容， 从而实现多种工艺选择。

另外， 在本发明中， 例如可以通过平坦化处理， 使得导电侧墙 （接触部） 与栅极 堆叠具有相同的高度。 因此， 有利于后续工艺的进行。 尽管以上分别描述了本发明的不同实施例， 但是这并不意味着这些实施例中的有 益措施不能有利地组合使用。

在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过现有技 术中的各种手段，来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方 法 并不完全相同的方法。

以上参照本发明的实施例对本发明予以了说明 。 但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替代和修改， 这些替代和 修改都应落在本发明的范围之内。