(実施形態1)
 本発明の実施形態1に係る半導体装置につい て図面を用いて説明する。図1は、本発明の� �施形態1に係る半導体装置の構成を模式的に� ��した平面図である。図2は、本発明の実施形 態1に係る半導体装置の構成を模式的に示し� �図1のX-X´間の断面図である。

 半導体装置1aは、基板2の上に半導体チッ� ��3が積層され、半導体チップ3の上に半導体� �ップ4が積層された構造になっている。半導� ��チップ3と基板2の間には、電気接続用のワ� �ヤ(例えば、7a、7b)が接続されている。半導� �チップ4と基板2の間にも、電気接続用のワイ ヤ(例えば、8a、8b)が接続されている。半導体 チップ3と半導体チップ4の間にも、電気接続� ��のワイヤが接続されている。

 半導体チップ3は、ノイズを発生する回路 (例えば、スイッチ回路)としてDC/DCコンバー� �回路3aを有する。半導体チップ4は、ノイズ� �受けやすい回路(例えば、アナログ回路)とし てPLL回路4aを有する。DC/DCコンバータ回路3aは 、半導体チップ4とは重ならない領域に配置� �れており、PLL回路4aと離れるようにPLL回路4a� ��は対角位置に配置されている。

 PLL回路4aと基板2を接続するワイヤ8a、8bは 、図1の左上に配置されており、DC/DCコンバー タ回路3aの上をまたがないように配置されて� ��る。DC/DCコンバータ回路3aと基板2を接続す� �ワイヤ7a、7bは、PLL回路4aに係るワイヤ8a、8b� ��対角位置に相当する図1の右下に配置されて いる。

 以上のような構成により、DC/DCコンバー� �回路3a、及び、当該DC/DCコンバータ回路3aに� �ながるワイヤ7a、7bが、PLL回路4a、及び、当� �PLL回路4aにつながるワイヤ8a、8bと近接しな� �ため、両回路間のノイズ干渉を回避し、特� �を確保した半導体装置が実現できる。

 次に、本発明の実施形態1に係る半導体装 置の設計手順について図面を用いて説明する 。図3は、本発明の実施形態1に係る半導体装� ��の設計手順を模式的に示したフローチャー� ��である。

 まず、半導体装置全体を示す機能ブロッ� ��図から、半導体プロセス、各機能の回路面� ��、半導体チップ面積などを考慮した上で、� ��能ブロックを複数の半導体チップに振り分� ��る(ステップA1)。

 次に、ノイズを受けやすい回路とノイズ� ��発生する回路とが、互いに離れるように、� ��機能ブロックに係る回路を各半導体チップ� ��に配置する(ステップA2)。例えば、ノイズを 受けやすい回路(例えば、PLL回路、ADC(Analog Di gital Converter)、DAC(Digital Analog Converter)等のア ナログ回路)とノイズを発生する回路(例えば� ��DC/DCコンバータ回路等のスイッチング回路)� ��が、図1、図2のように対角もしくは対辺に� �るように配置する。

 次に、ノイズを受けやすい回路のワイヤ� ��ノイズを発生する回路のワイヤとが近接し� ��いように、半導体チップ間を接続するワイ� ��と、各半導体チップと基板間のワイヤと、� ��分けてチップパッド(半導体チップ上のワイ ヤをボンディングする金属パッド)、回路お� �びステッチ(基板上のワイヤをボンディング� ��る金属パターン)を配置する(ステップA3)。

 最後に、基板上のステッチから基板裏面� ��設けたBGAパッド(半導体装置を他のプリント 回路基板と接続する端子で、一般に、はんだ ボールなどが搭載されている金属パッド)ま� �のパターンを設計する(ステップA4)。

 このような設計手順にしたがって半導体� ��置を設計することで、ノイズ干渉による特� ��劣化を抑えた半導体装置が設計できる。

 次に、本発明の実施形態1に係る半導体装 置の製造方法について説明する。

 まず、基板2の個片を多数並べたシート状 の基板を用意し、半導体チップ3を搭載する� �定位置に銀ペーストもしくは樹脂系のダイ� �ンディング材を塗布し、そこに半導体チッ� �3を順次搭載してゆく。もしくは、あらかじ� ��半導体チップ3の基板搭載側にダイボンディ ングシートを接着しておき、それを順次、基 板2上に搭載してゆく。

 次に、半導体チップ3と基板2の間にワイ� �(7a、7bを含む)をボンディングする。

 次に、半導体チップ4の搭載予定位置に樹 脂系のダイボンディング材を塗布し、このチ ップ4を半導体チップ3上の所定の位置に搭載� ��る。もしくは半導体チップ4の裏面にあらか じめダイボンディングシートを接着しておき 、それを半導体チップ3上の所定の位置に搭� �する。

 次に、上下の半導体チップ4、3間、もし� �は、半導体チップ4と基板2の間にワイヤ(8a、 8bを含む)をボンディングする。

 次に、これらの組立体をモールド樹脂9で 封止し、基板裏面にハンダボールよりなるBGA パッド10を実装し、最後には個片の半導体装� ��に切断する。

 実施形態1によれば、DC/DCコンバータ回路3 a、及び、当該DC/DCコンバータ回路3aにつなが� ��ワイヤ7a、7bが、PLL回路4a、及び、PLL回路4a� �つながるワイヤ8a、8bと近接しないため、両� ��路間のノイズ干渉を回避し、特性を確保し� ��半導体装置が実現できる。

(実施形態2)
 本発明の実施形態2に係る半導体装置につい て図面を用いて説明する。図4は、本発明の� �施形態2に係る半導体装置の構成を模式的に� ��した平面図である。図5は、本発明の実施形 態2に係る半導体装置の構成を模式的に示し� �図4のX-X´間の断面図である。

 実施形態2に係る半導体装置1bは、上層の� ��導体チップ4を下層の半導体チップ3のほぼ� �央に積層し、半導体チップ4のワイヤを図4の 上下左右に略並行に引き出し、ノイズを発生 するDC/DCコンバータ回路3a、3b、3cを下層の半� ��体チップ3内のコーナーに配置した点が実施 形態1と異なる。この構造により、DC/DCコンバ ータ回路3a、3b、3cが半導体チップ4のPLL回路4a につながるワイヤ8a、8bと重ならない位置に� �置される。また、PLL回路4aは、DC/DCコンバー� ��回路3a、3b、3cが配置されていない半導体チ� ��プ4のコーナーに配置され、PLL回路4aにつな� ��るワイヤ8a、8bをDC/DCコンバータ回路3a、3b、 3cにつながるワイヤ7a~7fと極力離すように配� �されている。

 次に、本発明の実施形態2に係る半導体装 置の設計手順について図面を用いて説明する 。図6は、本発明の実施形態2に係る半導体装� ��の設計手順を模式的に示したフローチャー� ��である。

 まず、半導体装置全体を示す機能ブロッ� ��図から、半導体プロセス、各機能の回路面� ��、半導体チップ面積などを考慮した上で、� ��能ブロックを複数の半導体チップに振り分� ��る(ステップB1)。

 次に、ノイズを受けやすい回路とノイズ� ��発生する回路とが、互いに離れるように、� ��機能ブロックに係る回路を各半導体チップ� ��に配置する(ステップB2)。例えば、図4、図5� ��ように、ノイズを発生する回路(例えば、DC/ DCコンバータ回路等のスイッチング回路)を半 導体チップのコーナーに配置し、ノイズを受 けやすい回路(例えば、PLL回路、ADC(Analog Digit al Converter)、DAC(Digital Analog Converter)等のアナ ログ回路)を、ノイズを発生する回路と平均� �て離れた箇所に配置する。

 次に、ステップB2の配置が可能であるか� �かを確認する(ステップB3)。配置が可能であ� ��場合(ステップB3のYES)、ノイズを受けやすい 回路のワイヤとノイズを発生する回路のワイ ヤとが極力近接しないように、チップパッド や、基板上のステッチを配置する(ステップB4 )。

 最後に、基板上のステッチから基板裏面� ��設けたBGAパッドまでのパターンを設計する( ステップB5)。

 なお、配置が可能でない場合(ステップB3� ��NO)については、実施形態4で説明する。

 このような設計手順にしたがって半導体� ��置を設計することで、ノイズ干渉による特� ��劣化を抑えた半導体装置が設計できる。

 実施形態2に係る半導体装置1bの製造方法� ��ついて、実施形態1に係る半導体装置1aとほ� ��同じ方法で製造できる。違いは、半導体チ� ��プ同士をつなぐワイヤをボンディングしな� ��ことだけである。

(実施形態3)
 本発明の実施形態3に係る半導体装置ついて 図面を用いて説明する。図7は、本発明の実� �形態3に係る半導体装置の構成を模式的に示� ��た平面図である。図8は、本発明の実施形態 3に係る半導体装置の構成を模式的に示した� �7のX-X´間の断面図である。

 実施形態1、2では、上層の半導体チップ4� ��下層の半導体チップ3に比べ小さい例を示し たが、実施形態3では、半導体チップ4が下層� ��半導体チップ3よりも大きい例である。この ように下層の半導体チップ3内のノイズを発� �する回路(ここではDC/DCコンバータ回路)を外� ��た箇所に、上層の半導体チップ4を積層し、 この半導体チップ4内のノイズを受けやすい� �路(ここではPLL回路)を、ノイズを発生する回 路と斜め対向方向に離れた場所に配置してい る。その他の構成は実施形態1、2と同様であ� ��。実施形態3によれば、実施形態1、2と同様� ��効果を奏する。

(実施形態4)
 本発明の実施形態4に係る半導体装置ついて 図面を用いて説明する。図9は、本発明の実� �形態4に係る半導体装置の構成を模式的に示� ��た平面図である。図10は、本発明の実施形� �4に係る半導体装置の構成を模式的に示した� ��9のX-X´間の断面図である。図11は、本発明� �実施形態4に係る半導体装置の構成を模式的� ��示した図9のY-Y´間の拡大部分断面図である� ��

 実施形態4では、ノイズを受けやすいPLL回 路4aを搭載した半導体チップ4を、ノイズを発 生するDC/DCコンバータ回路3aと重ならない領� �の半導体チップ3上に配置し、PLL回路4aとつ� �がるワイヤ8bがDC/DCコンバータ回路3aの上を� �たぎ、DC/DCコンバータ回路3aとワイヤ8bの間� �、DC/DCコンバータ回路3aを覆うような導電体� ��20を設け、DC/DCコンバータ回路3aからPLL回路4 aのワイヤ8bへのノイズ干渉をできるだけ防ぐ 構造にした点が実施形態1、2と異なる。その� ��の点は実施形態1、2と同様である。

 導電体層20は、半導体チップ3上に絶縁層2 2を介して配されており、絶縁層22を貫通する 接続ビア21を介して、半導体チップ3のDC/DCコ� ��バータ回路3aのグランドと電気的に接続さ� �ている。実施形態4では、導電体層20のコー� �ー4箇所にこの接続ビア21を設けている。少� �くとも4箇所にこの接続ビア21を設けること� �より、DC/DCコンバータ回路3aから発生するノ� ��ズを導電体層20の下に閉じ込めることがで� �る。

 次に、本発明の実施形態4に係る半導体装 置の設計手順について図面を用いて説明する 。ここでは、実施形態2の図6を用いる。

 まず、半導体装置全体を示す機能ブロッ� ��図から、半導体プロセス、各機能の回路面� ��、半導体チップ面積などを考慮した上で、� ��能ブロックを複数の半導体チップに振り分� ��る(ステップB1)。

 次に、ノイズを受けやすい回路とノイズ� ��発生する回路とが、互いに離れるように、� ��機能ブロックに係る回路を各半導体チップ� ��に配置する(ステップB2)。例えば、図9、図10 のように、ノイズを発生する回路(例えば、DC /DCコンバータ回路等のスイッチング回路)を� �導体チップのコーナーに配置し、ノイズを� �けやすい回路(例えば、PLL回路、ADC(Analog Digi tal Converter)、DAC(Digital Analog Converter)等のア� �ログ回路)を、ノイズを発生する回路と離れ� ��箇所に配置する。

 次に、ステップB2の配置が可能であるか� �かを確認する(ステップB3)。配置が可能でな� ��場合(ステップB3のNO)、ノイズを発生する回� ��の回路面に導電体層を配置する(ステップB6) 。なお、図9、図10の例では、ノイズを発生す る回路とノイズを受けやすい回路を離れた箇 所に配置できなかったため、ステップB3の確� ��ではNOとなる。

 次に、ノイズを受けやすい回路のワイヤ� ��ノイズを発生する回路のワイヤとが極力近� ��しないように、チップパッドや、基板上の� ��テッチを配置する(ステップB4)。

 最後に、基板上のステッチから基板裏面� ��設けたBGAパッドまでのパターンを設計する( ステップB5)。

 このような設計手順にしたがって半導体� ��置を設計することで、ノイズ干渉による特� ��劣化を極力抑えた半導体装置が設計できる� ��

 なお、配置が可能である場合(ステップB3� ��YES)については、実施形態2を参照されたい� �

 次に、本発明の実施形態4に係る半導体装 置の製造方法について説明する。

 実施形態4に係る半導体装置の製造方法で は、実施形態1、2とは異なり、実施形態1に係 る半導体装置の製造方法で説明した半導体装 置の組立ての前に、半導体チップ3のウエハ� �態において、回路面上に導電体層20や接続ビ ア21を形成する必要がある。通常、半導体ウ� ��ハの最終製造工程では、半導体ウエハの回� ��面に回路保護用のパッシベーション膜を設� ��、ワイヤをボンディングするパッド部分や� ��スト用のバッド部分のアルミパッドを開口� ��せる。実施形態4では、これらのパッシベー ション膜を形成する前に、半導体ウエハの配 線層形成過程において、まず、銅もしくはア ルミにて接続ビア21や導電体層20を形成する(� ��テップC1)。その後、下層から順に無機絶縁� ��と有機絶縁体(例えば、ポリイミド)が積層� �たパッシベーション膜を形成する(ステップC 2)。次に、有機絶縁体よりなるパッシベーシ� ��ン膜に所望の開口を設ける(ステップC3)。そ の際、有機絶縁体よりなるパッシベーション 膜が感光性ならば、そのもののパターンニン グで開口を設け、非感光性ならば、感光性レ ジストをパターンニングしてそれをマスクに ウェットエッチングやドライエッチングなど により開口を設ける。最後に、有機絶縁体よ りなるパッシベーション膜をマスクとして、 開口部の無機絶縁体よりなるパッシベーショ ン膜をドライエッチングにて除去し、アルミ パッドを露出させる(ステップC4)。もし、こ� �配線層形成過程において、図9のような幅の� ��いベタパターン(導電体層20)が形成できない 場合には、その形成過程で実現できる幅の広 いパターンをメッシュ状に形成する。

 半導体ウエハの配線層形成について、そ� ��他の方法もある。パッシベーション膜やア� ��ミパッドを既に形成した半導体ウエハにお� ��て、まず、めっき用の給電層となる銅(Cu)、 パラジウム(Pd)、金(Au)、白金(Pt)、アルミ(Al)� �やこれらの合金から選択された材料からな� �スパッタ層を、チタン(Ti)、タングステン(W)� ��モリブデン(Mo)、タンタル(Ta)、バナジウム(V )、クロム(Cr)、ニッケル(Ni)等やこれらの合金 から選択された材料からなる下地スパッタ膜 を設けた上で半導体ウエハ上に形成する(ス� �ップD1)。コストや性能面で、給電層は銅、� �地スパッタ膜にはTiが好適である。次に、め っき用のレジストを成膜し、導電体層20や接� ��ビア21、ワイヤボンディング用のパッドな� �に相当する部分が開口したパターンを形成� �る(ステップD2)。次に、めっき用レジストの� ��口部に電解めっきにて銅、金、ニッケルや� ��れらの合金から選択された材料などを析出� ��せる(ステップD3)。作業性やコストの面から 銅が好適である。次に、新たなめっき用レジ ストを成膜し、接続端子としての所望のパタ ーンを形成する(ステップD4)。次に、めっき� �レジストの開口部に電解ニッケル、金めっ� �の連続めっきを行い、表面に金となる接続� �子を形成する(ステップD5)。最後に、めっき� ��のレジストを除去し、スパッタ膜をウェッ� ��エッチングやドライエッチングすることで� ��電体層およびアルミパッドが形成される(ス テップD6)。

 半導体ウエハの配線層形成について、そ� ��他の方法もある。パッシベーション膜のな� ��半導体ウエハを用いる場合には、まず、ア� ��ミ配線や銅配線上に絶縁層を成膜する(ステ ップE1)。次に、絶縁層に接続ビアを形成する (ステップE2)。絶縁層が感光性樹脂の場合に� �、フォトリソグラフィー法にて接続ビアを� �成する。絶縁層が非感光性樹脂の場合には� �レーザ法や別のマスクを用いたドライエッ� �ング法、ウェットエッチング法、ブラスト� �などにより接続ビアを形成する。または、� �ルミ配線や銅配線上の接続ビアとなる位置� �金属のポストを設けておき、絶縁膜を成膜� �、それを研磨することで金属のポストを露� �させる方法のどちらかを選択する。これ以� �は、ステップD1~ステップD6によって、半導体 ウエハの状態で、接続ビアや導電体層を形成 することができる。

 以上のように導電体層や接続ビアを設け� ��後は、個片の半導体チップに切断し、その� ��は、実施形態1、2と同じ方法で製造する。

 実施形態4によれば、各回路につながるワ イヤがノイズを発生する回路やノイズを受け やすい回路の上に配置されていても、それら の回路の上に導電体層20が形成されているた� ��、ノイズ混入による特性劣化が少ない。同� ��に、導電体層20が特定する回路だけを覆っ� �いるため、この導電体層20によって特定の回 路から同じ半導体チップ内にある他の回路へ のノイズ干渉や、他の回路から同じ半導体チ ップ内にある特定の回路へのノイズ干渉がな い。

(実施形態5)
 本発明の実施形態5に係る半導体装置ついて 図面を用いて説明する。図12は、本発明の実� ��形態5に係る半導体装置の構成を模式的に示 した平面図である。図13は、本発明の実施形� ��5に係る半導体装置の構成を模式的に示した 図12のX-X´間の断面図である。

 実施形態4では、上層の半導体チップ4が� �層の半導体チップ3よりも小さい例であった� ��、実施形態5では、上層の半導体チップ4の� �が大きい例である。このようなケースでも� �ノイズを受けやすい回路(ここではPLL回路)の ワイヤがノイズを発生する回路(ここではDC/DC コンバータ回路)の上をまたぐ場合には、ノ� �ズを発生する回路の上面に導電体層20を形成 する。その他の構成は実施形態4と同様であ� �。実施形態5によれば、実施形態4と同様な効 果を奏する。

 なお、実施形態1-5では、ノイズを発生す� ��回路としてDC/DCコンバータ回路を例に挙げ� �が、本発明はこれに限定されるものではな� �。DC/DCコンバータ回路がノイズを発生する回 路として想定される理由は、所望のDC電圧を� ��生するために約数十kHzから約数十MHzの周波� ��でスイッチング動作するためであり、この� ��イッチングに伴う大きな電圧変動や電流変� ��がノイズになるためである。そのため、大� ��な電圧変動や電流変動をともなってスイッ� ��ング動作する回路はすべて対象となる。ま� ��、最近のデジタル回路は電源電圧が1V程度� �低くなる傾向にあるが、逆に電流は増える� �向にある。特に、回路動作に必要な電流の� �給経路である電源やグランドには大きな電� �が流れるため、スイッチング動作するデジ� �ル回路の電源/グランドにつながるワイヤは� ��こで想定するノイズ発生源となりうる。ま� ��、高速デジタル回路では、I/O回路が内部回� ��とは異なり大きな電流を流すスイッチング� ��路である。これらが特に支配的なノイズ発� ��源となる。

 また、実施形態1-5では、ノイズを受けや� ��い回路としてPLL回路を例に挙げたが、やは� ��これに限定されるものではない。PLL回路が� ��イズを受けやすい回路として想定される理� ��は、PLL回路の入力端子、電源端子、グラン� ��端子にノイズが混入した場合、そのノイズ� ��よってPLL回路の出力が変動するためである� ��特に、ノイズに含まれる周波数成分がここ� ��想定される回路の周波数と一致する場合や� ��想定される回路の特性上、最も重要な周波� ��帯域に含まれている場合に問題となる。例� ��ば、PLL回路では発生する信号の周波数が数� ��MHzの場合、それと同じ周波数帯域の大きな� ��イズが混入すると、本来発生すべき基準信� ��が変わってしまう。また、音声帯域のDAC回� ��の場合には、数Hzから数十kHzの帯域のS/N(Sign al to Noise Ratio)が問題となるため、この周波 数成分のノイズが混入するとS/Nが劣化してし まう。また、ADC回路でも同じことがいえる。 また、コイルやキャパシタを半導体チップ上 にパターンで形成したRF回路、例えば、Low No ise Amplifier(LNA)でも同じことがいえる。

 また、実施形態1-5では、ノイズを発生す� ��回路の上にノイズを受けやすい回路のワイ� ��がまたぐケースで説明してきたが、ノイズ� ��発生する回路とノイズを受けやすい回路を� ��転させてもかまわない。その理由は、どち� ��のケースもワイヤがノイズ伝播経路として� ��くからである。例えば、コイルやキャパシ� ��を半導体チップ上にパターンで形成するLNA� ��路では、当該LNA回路の上にワイヤがまたぐ� ��、ワイヤからコイルやキャパシタにノイズ� ��直接混入し、LNA回路の出力信号のS/Nを低下� ��せてしまう。

 また、実施形態1-5では、各半導体チップ� ��にノイズを受けやすい回路、又はノイズを� ��生する回路が形成されている例を示したが� ��一つの半導体チップ内にノイズを受けやす� ��回路とノイズを発生する回路を共存させて� ��よい。特に、実施形態4、5では、上記回路� �共存している場合に効果を発揮する。上記� �落[0016]~[0017]で指摘したように、この場合に� ��、半導体チップ全面に導体領域を設けず、� ��施形態4、5のように特定回路上に導電体層� �形成することで、同一半導体チップ内での� �イズ干渉を回避できる。

 また、実施形態4、5では、導電体層20を、 その覆う回路(実施形態4、5では、DC/DCコンバ� ��タ回路3a)のグランドと接続する例を述べた� ��、この導電体層20を、その覆う回路の周囲� �形成したガードリングと接続してもよい。� �こで、ガードリングとは、同一半導体チッ� �内にあるノイズを受けやすい回路とノイズ� �発生する回路をシリコン基板内で分離する� �のことである(参考文献:小坂ほか、「COMSミ� �クストシグナル/RF回路における基板結合対� �」、信学技報、SDM2005-136、2005年8月、pp.49-53)� ��ノイズの少ないガードリングに導電体層20� �接続することで、ノイズが分離できる。