Mit der fortschreitenden Entwicklung von Halbleiterbauelemen- ten werden zur Verbesserung einer Integrationsdichte immer kleiner werdende Strukturgrößen angestrebt. Hierbei stößt man jedoch auch auf Grund einer begrenzten Ladungsträgerbeweg- lichkeit in Halbleitermaterialien an bestimmte Grenzen. Da eine obere Grenze der Ladungsträgerbeweglichkeit von Elektro- nen und Löchern in einem Halbleiterkristall von den physika- lischen Eigenschaften des Halbleiterkristalls abhängt, können bei sehr kleinen Strukturgrößen eines Halbleiterbauelements die benötigten Ladungsträgerbeweglichkeiten nicht oder nicht ausreichend genau eingestellt werden. Darüber hinaus verursa- chen auch für die steigende Integrationsdichte notwendige so- genannte high-k-Gatedielektrika (Dielektrika mit hoher Die- lektrizitätskonstante) eine verringerte Ladungsträgerbeweg- lichkeit.

Es wurden daher sogenannte Halbleiterbauelemente mit stress- aufnehmenden Halbleiterschichten (strained semiconductor) entwickelt, wodurch eine Ladungsträgerbeweglichkeit in einem stressaufnehmenden Halbleiterkristall verbessert werden kann.

Figur 1 zeigt eine vereinfachte Kristalldarstellung zur Ver- anschaulichung dieses Effektes. Üblicherweise wird als stressaufnehmende Halbleiterschicht SA eine stressaufnehmende bzw. mechanisch beanspruchte Si-Schicht durch Aufwachsen ei- ner dünnen Kristallschicht auf einem Trägerkristall ausgebil-

det, dessen Gitterkonstante verschieden zur Gitterkonstante des aufgewachsenen Siliziumkristalls ist. Üblicherweise ver- wendet man eine SiGe-Kristallschicht als sogenannte Stressge- neratorschicht SG, wobei der Ge-Gehalt einstellbar und vor- zugsweise bei ca. 20% liegt. Auf diese Weise erhält man eine Gitterkonstante für den SiGe-Kristall SG, der um ca. 0,8% größer ist als die Gitterkonstante der darauf abgeschiedenen Si-Schicht SA. Aus diesen unterschiedlichen Gitterkonstanten ergeben sich insbesondere für die stressaufnehmende Si- Schicht SA die durch die Pfeile dargestellten mechanischen Beanspruchungen, wodurch sich letztendlich eine verbesserte Ladungsträgerbeweglichkeit aufgrund des sogenannten Piezore- sistance-Effekt in dieser Schicht einstellen lässt.

Zur Realisierung von verbesserten Isolationseigenschaften und damit verringerten Leckströmen sowie verringerten Kapazitäten in einer Halbleiterschaltung werden üblicherweise sogenannte SOI-Substrate (Silicon On Insulator) verwendet, wobei sich jedoch eine Anwendung der vorstehend beschriebenen Technolo- gie auf derartige SOI-Substrate nicht unmittelbar durchführen lässt.

Figur 2 zeigt eine vereinfachte Schnittansicht eines SiGe-on- Insulator-nMOSFETs, wie er beispielsweise aus der Literatur- stelle T. Tezuka et-al. :"Novel Fully-Depleted SiGe-On- Insulator pMOSFETs with High-Mobility SiGe Surface Channels" IEEE 2001 bekannt ist. Hierbei wird auf einem Si-Trägersub- strat 100 eine amorphe SiO2-Schicht 200 ausgebildet, wodurch man ein typisches SOI-Substrat erhält. An der Oberfläche der Si02-Schicht 200 wird anschließend eine Stressgenerator- schicht SG ausgebildet, die in ihrem unteren Bereich eine kristalline Si-Schicht mit einer nachfolgend aufgewachsenen SiGe-Schicht zur Erzeugung der mechanischen Beanspruchung aufweist. Anschließend wird eine Si-Schicht als stressaufneh- mende Halbleiterschicht SA aufgewachsen, die auf Grund der unterschiedlichen Gitterkonstanten unter einer mechanischen Beanspruchung steht und somit eine erhöhte Ladungsträgerbe-

weglichkeit aufweist. Abschließend wird eine Gateoxidschicht 300 und eine Poly-Siliziumschicht 400 als Steuerschicht aus- gebildet, wobei zum Anschließen der ein Kanalgebiet K dar- stellenden stressaufnehmenden Halbleiterschicht SA Source- und Draingebiete S und D ausgebildet sind. Sowohl eine wei- tergehende Verringerung der Strukturgrößen insbesondere in einem sub-lOOnm-Bereich als auch eine weitere Verbesserung der elektrischen Eigenschaften lassen sich jedoch mit einem derartigen herkömmlichen Halbleiterbauelement mit stressauf- nehmender Halbleiterschicht SA nicht realisieren.

Der Erfindung liegt daher die Aufgabe zu Grunde ein Halblei- terbauelement mit stressaufnehmender Halbleiterschicht sowie ein zugehöriges Herstellungsverfahren zu schaffen, welches auch in einem sub-lOOnm-Bereich verbesserte elektrische Ei- genschaften aufweist.

Erfindungsgemäß wird diese Aufgabe hinsichtlich des Halblei- terbauelements durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Herstellungsverfahrens durch die Maßnahmen des Patentanspruchs 8 gelöst.

Insbesondere durch die Verwendung einer auf einem Trägermate- rial ausgebildeten kristallinen Stressgeneratorschicht und einer darauf ausgebildeten isolierenden Stressübertragungs- schicht können in einer darauf ausgebildeten stressaufnehmen- den Halbleiterschicht die erzeugten und übertragenen Bean- spruchungen soweit aufgenommen werden, dass sich einerseits eine verbesserte Ladungsträgerbeweglichkeit einstellt und an- dererseits verbesserte elektrische Eigenschaften im Halblei- terbauelement realisiert werden können.

Vorzugsweise weist die stressaufnehmende Halbleiterschicht einen intrinsischen Halbleiter auf, wobei seine Dicke kleiner 1/3 einer Länge des Kanalgebiets ist, wodurch man ein Halb- leiterbauelement mit vollständig verarmtem (fully depleted) Halbleiterkörper erhält. Neben der verbesserten Ladungsträ-

gerbeweglichkeit erhält man dadurch mit einem einfachen Auf- bau ferner einen verringerten Abschaltstrom (off-current).

Vorzugsweise weist die Stressübertragungsschicht eine zur zweiten Gitterkonstante der stressaufnehmenden Halbleiter- schicht angepasste Gitterkonstante auf, wodurch man hervorra- gende Übertragungseigenschaften für die mechanische Beanspru- chung bzw. den mechanischen Stress erhält.

Ferner können auf diese Weise erstmals in Halbleiterbauele- menten mit stressaufnehmenden Schichten Gate-Dielektrika mit einer hohen Dielektrizitätskonstante und Steuerschichten mit einem Metallgate eingesetzt werden, wodurch sich eine äquiva- lente Oxiddicke (EOT, Equivalent Oxide Thickness) für das Ga- te-Dielektrikum verringert und hervorragende Gate-Ansteuer- eigenschaften realisiert werden können.

Zur Realisierung einer hervorragenden Ausgangsoberfläche wird als Trägermaterial vorzugsweise ein Si-Substrat mit einer (100) -Oberflächenorientierung und einer darauf abgeschiedenen Si-Pufferschicht verwendet.

Ferner kann zur Verbesserung einer Oberflächenqualität auch die Stressgeneratorschicht mittels eines molekularstrahlepi- taktischen Verfahrens geglättet werden, wodurch man weiter verbesserte elektrische Eigenschaften für das Halbleiterbau- element erhält.

Vorzugsweise wird als Trägermaterial Si, als Stressgenerator- schicht SiGe, als Stressübertragungsschicht CaF2, als stress- aufnehmende Halbleiterschicht Si, als Gate-Dielektrikum HfOz und als Steuerschicht TiN verwendet, wodurch man unter Ver- wendung von Standardmaterialien einen besonders einfachen Aufbau und hervorragende Eigenschaften insbesondere bezüglich des Abschaltstroms, der Ladungsträgerbeweglichkeit, der äqui- valenten Oxiddicke usw. erhält.

In den Unteransprüchen sind weitere vorteilhafte Ausgestal- tungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand eines Ausführungsbei- spiels unter Bezugnahme auf die Zeichnung näher beschrieben.

Es zeigen : Figur 1 eine vereinfachte Kristalldarstellung zur Veran- schaulichung wesentlicher Effekte in stressaufnehmenden Halb- leiterschichten ; Figur 2 eine vereinfachte Schnittansicht eines herkömmli- chen Halbleiterbauelements mit stressaufnehmender Halbleiter- schicht ; und Figuren 3A und 3B vereinfachte Schnittansichten zur Veran- schaulichung wesentlicher Verfahrensschritte bei der Herstel- lung eines erfindungsgemäßen Halbleiterbauelements mit stressaufnehmender Halbleiterschicht.

Die Erfindung wird nachfolgend anhand eines nMOSFETs als Halbleiterbauelement mit stressaufnehmender Halbleiterschicht beispielhaft beschrieben. Sie ist jedoch nicht darauf be- schränkt und umfasst in gleicher Weise pMOSFETs sowie ent- sprechende andere Halbleiterbauelemente, die zur Verbesserung einer Ladungsträgerbeweglichkeit eine stressaufnehmende Halb- leiterschicht aufweisen.

Gemäß Figur 3A wird zunächst ein Trägermaterial 1 bereitge- stellt, welches beispielsweise ein Silizium-Halbleitermate- rial aufweist. Alternativ können jedoch auch jedes andere kristalline und näherungsweise gitterangepasste Trägermateri- al (z. B. Saphir usw. ) verwendet werden.

Insbesondere zur Verbesserung einer Oberflächenqualität kann das Trägermaterial 1 beispielsweise aus einem Halbleitersub-

strat 1A mit einer (100) -Oberflächenorientierung bestehen, wobei vorzugsweise ein Si-Substrat verwendet wird. Zur Reali- sierung einer hochwertigen Ausgangsoberfläche und um die Grenzflächenzustände an der Grenzfläche zwischen 1B und 1A zu vergraben kann gemäß Figur 3A beispielsweise eine Halbleiter- Bufferschicht 1B epitaktisch abgeschieden werden, wobei vor- zugsweise eine Silizium-Bufferschicht mittels eines moleku- larstrahlepitaktischen Verfahrens (MBE) oder MOCVD-Verfahrens (Metal Organic Chemical Vapor Deposition) abgeschieden wird.

Insbesondere bei Verwendung eines MBE-Verfahrens erhält man nach diesem Bearbeitungsschritt eine in einem Bereich von ei- ner Atomlage geglättete Ausgangsoberfläche. Die Dicke der Bufferschicht 1B wird hierbei lediglich von einer Verarbei- tungsgeschwindigkeit (Throughput) und einer vorgegebenen Aus- gangsqualität bestimmt.

Alternativ können zu dem vorstehend beschriebenen Glättungs- verfahren auch herkömmliche Glättungsverfahren wie z. B. CMP- Verfahren (Chemical Mechanical Polishing) durchgeführt wer- den.

Anschließend wird eine kristalline Stressgeneratorschicht SG auf dem Trägermaterial 1 bzw. der geglätteten Ausgangsober- fläche der Halbleiter-Bufferschicht 1B ausgebildet, wobei die Kristallstruktur dieser Stressgeneratorschicht SG im Wesent- lichen eine erste Gitterkonstante zum Erzeugen einer mechani- schen Beanspruchung in der später ausgebildeten stressaufneh- menden Halbleiterschicht aufweist.

Die Stressgeneratorschicht SG weist beispielsweise einen IV- IV-oder einen III-V-Halbleiter auf. Sie kann jedoch auch ei- ne Mehrfachschichtenfolge aufweisen und/oder mittels eines molekularstrahlepitaktischen graduell sich ändern, wodurch man wiederum verbesserte Aufwachseigenschaften für die nach- folgenden Schichten erhält. Insbesondere bei Verwendung einer Si-Schicht als stressaufnehmende Halbleiterschicht SA wird für die Stressgeneratorschicht SG vorzugsweise Sil-xGex als

Halbleitermaterial verwendet, wobei ein Ge-Anteil von übli- cherweise von 10 bis 50% (x = 0,1-0, 5) eingestellt wird. Auf diese Weise erhält man eine zum Trägermaterial und insbeson- dere zur später auszubildenden stressaufnehmenden Halbleiter- schicht SA leicht verschiedene Gitterkonstante in der Stress- generatorschicht SG, die an seiner (letzten) Atomschicht auf Grund seiner Fehlanpassung beispielsweise um einige Prozent (kleiner 10%) abweicht.

Bei der Realisierung eines sub-100 Nanometer-Halbleiterbau- elements wird diese Stressgeneratorschicht SG mit einer typi- schen Dicke von 10 bis 300 Nanometer vorzugsweise mit einem MOCVD-Verfahren (Metal Organic Chemical Vapor Deposition) ausgebildet. Jede nachfolgend ausgebildete Kristallschicht mit einer deutlich kleineren Dicke wird demzufolge ihre Git- terkonstante relativ zu dieser obersten Schicht ausrichten.

Während in herkömmlichen Verfahren an dieser Stelle unmittel- bar auf der Stressgeneratorschicht SG die stressaufnehmende Schicht SA ausgebildet wird, erfolgt beim erfindungsgemäßen Verfahren nunmehr die Ausbildung einer die erzeugte mechani- sche Beanspruchung übertragenden Stressübertragungsschicht 2, welche darüber hinaus isolierende Eigenschaften aufweist.

Da thermisch ausgebildete oder-abgeschiedene Isolatorschich- ten wie z. B. Oxidschichten eine amorphe Struktur aufweisen, sind sie als Stressübertragungsschichten grundsätzlich nicht geeignet. Demgegenüber können kristalline Isolatorschichten mit einer vorbestimmten Kristallstruktur derartige in der Stressgeneratorschicht SG erzeugte mechanische Spannungen an eine nachfolgende stressaufnehmende Halbleiterschicht SA wei- terleiten. Als derartige kristalline Isolatorschichten sind beispielsweise CdF2, CaF2 und dergleichen bekannt.

Bei Verwendung einer aus Silizium bestehenden stressaufneh- menden Halbleiterschicht zeigt insbesondere CaF2 besonders gute Eigenschaften, da die Gitterkonstante von CaF2 sehr gut

an die Gitterkonstante von Silizium angepasst (beispielsweise sehr ähnlich ist (Gitterkonstante CaF2 = 0,546 Nanometer, Gitterkonstante von Si = 0,543 Nanometer bei Zimmertempera- tur). Darüber hinaus stellt CaF2 einen elektrischen Isolator dar mit dem größten Bandabstand (Valenzband zu Leitungsband = 12eV) aller existierenden Materialien. Auf Grund dieses au- ßergewöhnlich großen Bandabstands (12 eV) ist es bei Verwen- dung von CaF2 ausreichend, lediglich wenige Atomlagen an der Oberfläche der Stressgeneratorschicht SG auszubilden. Vor- zugsweise wird demzufolge eine ca. 1 bis 2 Nanometer dicke CaF2-Stressübertragungsschicht 2 als vergrabener Isolator mittels beispielsweise eines Atomlagen-Abscheideverfahrens (ALCVD, Atomic Layer Chemical Vapor Deposition) oder eines MBE-Verfahrens abgeschieden.

Nachfolgend erfolgt das Ausbilden der eigentlichen stressauf- nehmenden Halbleiterschicht SA an der Oberfläche der isolie- renden Stressübertragungsschicht 2, wobei vorzugsweise eine Silizium-Halbleiterschicht als aktives Gebiet, z. B. Kanalge- biet K, für das Halbleiterbauelement ausgebildet wird. Insbe- sondere bei der Realisierung von Sub-100 Nanometer-Halblei- terbauelementen, wobei Feldeffekttransistoren beispielsweise eine Kanallänge von 15 Nanometer aufweisen können, wird hier- bei ein intrinsisches Halbleitermaterial, d. h. intrinsisches Silizium, mit einer Dicke d kleiner 1/3 einer Kanallänge L abgeschieden. Bei einer Kanallänge L = 15 Nanometer werden demzufolge mit ALCVD-oder MOCVD-oder MBE-Verfahren ca. d = 5 Nanometer intrinsisches Halbleitermaterial abgeschieden, wodurch man ein Halbleiterbauelement mit vollständig verarm- tem aktiven Gebiet bzw. Halbleiterkörper erhält (fully deple- ted bodys).

Die isolierende Stressübertragungsschicht 2 gewährleistet hierbei die zuverlässige und vollständige Verarmung dieser gestressten bzw. stressaufnehmenden Halbleiterschicht SA, weshalb man neben der verbesserten Ladungsträgerbeweglichkeit auch alle Vorteile eines vollständig verarmten Halbleiterbau-

elements erhält. Da die Stressübertragungsschicht 2 ferner nur wenige Atomlagen aufweist und darüber hinaus im Falle von CaF2 und Si hinsichtlich ihrer Gitterkonstanten optimal ange- passt ist, wird die in der Stressgeneratorschicht SG erzeugte mechanische Beanspruchung bzw. Spannung nahezu verlustfrei an die stressaufnehmende Halbleiterschicht SA weitergegeben.

Anschließend wird gemäß Figur 3A an der Oberfläche der stressaufnehmenden Halbleiterschicht SA ein Gate-Dielektrikum 3 und eine Steuerschicht 4 ausgebildet. Das Gate-Dielektrikum 3 kann beispielsweise aus herkömmlichen Gate-Dielektrika wie z. B. Siliziumnitrid, Siliziumdioxid, ONO-Schichtenfolgen oder zukünftigen neuen high-k-Dielektrikas usw. bestehen, während die Steuerschicht 4 in gleicher Weise aus herkömmlichen Gate- materialien wie z. B. dotiertem Polysilizium oder Metall be- stehen kann.

Vorzugsweise werden jedoch Gate-Dielektrika mit hoher die- lektrischer Konstante bzw. sogenannte High-k-Dielektrika als Gate-Dielektrikum verwendet, wobei vorzugsweise HfO2, HfSixOy, HfSiNO usw. wiederum mittels eines ALCVD-oder MOCVD-Verfah- rens in einer Dicke von typischen 3 Nanometer abgeschieden wird. Auf Grund der dramatischen Fehlanpassung der Gitterkon- stanten dieser Materialien, d. h. des Gate-Dielektrikums, und wegen der niedrigen Abscheidetemperaturen zur stressaufneh- menden Halbleiterschicht SA, erfolgt der Abscheideprozess amorph.

Hinsichtlich des Gatematerials bzw. der Steuerschicht 4 wird - insbesondere bei angestrebter vollständiger Verarmung des aktiven Halbleiterkörpers-als Gatematerial ein sogenanntes Mid-Gap-Material abgeschieden. Derartige Materialien können Wechselwirkungen zu den High-k-Materialien des Gate-Dielek- trikums 3 günstig beeinflussen, wobei im Falle der vorstehend genannten Hafnium-Gatematerialien vorzugsweise ein Metallgate wie z. B. TiN als Steuerschicht 4 verwendet wird.

Abschließend wird gemäß Figur 3B sowohl die Steuerschicht 4 als auch das Gate-Dielektrikum 3 strukturiert und in der stressaufnehmenden Halbleiterschicht SA jeweilige Source-und Draingebiete S und D zur Fertigstellung eines Feldeffekttran- sistors ausgebildet. Die weiteren Schritte zur Ausbildung von Spacern, Kontaktlöchern, Anschlussgebieten usw. entsprechen dem Stand der Technik, weshalb auf eine Beschreibung nachfol- gend verzichtet wird.

Auf diese Weise können insbesondere Halbleiterbauelemente mit gestressten bzw. stressaufnehmenden und/oder unter vollstän- diger Verarmung arbeitende Halbleiterschichten auf einfache und kostengünstige Art und Weise hergestellt werden, wodurch insbesondere ein Abschaltstrom (off-current) verringert ist und eine Ladungsträgerbeweglichkeit und damit Taktrate des Halbleiterbauelements verbessert ist.

In gleicher Weise können insbesondere bei Verwendung von Ga- te-Dielektrika mit hoher dielektrischer Konstante die äquiva- lenten Oxiddicken (EOT, Equivalent Oxide Thickness) verrin- gert werden, wodurch sich die Ansteuerung verbessert und ins- besondere verringerte Spannungen realisiert werden können.

Die isolierende Stressübertragungsschicht verringert darüber hinaus sogenannte Punch-Through-Effekte und kann insbesondere einen Abschalt-Leckstrom (Off-State Leakage Current) be- trächtlich verringern. Insbesondere steht jedoch nunmehr auch für Sub-100 Nanometer-Halbleiterbauelemente ein entsprechen- der Schichtaufbau zur Verfügung, mit dem Halbleiterbauelemen- te mit geringen Abweichungen der elektrischen Eigenschaften und ausreichender Reproduzierbarkeit gefertigt werden können.

Die Erfindung wurde vorstehend anhand eines nMOSFETs be- schrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise pMOSFETs oder sonstige Halbleiterbauelemen- te mit stressaufnehmender Halbleiterschicht. Ferner wurde die Erfindung anhand einer aus Silizium bestehenden stressaufneh-

menden Halbleiterschicht und einer aus CaF2 bestehenden Stressübertragungsschicht beschrieben. Es können in gleicher Weise jedoch auch alternative Materialien zur Realisierung dieser Schichten verwendet werden.