本申请要求了 2011年 6月 13日提交的、 申请号为 201110158857.2、 发明名称为 "一种半导体结构及其制造方法" 的中国专利申请的优先 权， 其全部内容通过引用结合在本申请中。

技术领域

本发明涉及半导体制造技术， 尤其涉及一种半导体结构及其制造 方法。 背景技术

鳍型场效应晶体管（Fin Field Effect Transistor, FinFET)是近年来的 一种新兴技术， 它使得半导体器件的规模更小、 性能更高。

图 1(a)至图 1(c) 分别为现有技术中鳍型场效应晶体管的立体示 意 图、 俯视示意图以及沿剖线 BB，的剖视示意图。 如图所示， 由半导体材 料生成的鳍片 106位于绝缘层 102之上； 所述鳍片 106包括用于形成 沟道的中间部分， 以及用于形成源 /漏区 1 10b以及源 /漏扩展区 1 10a的 端部分；栅堆叠覆盖所述鳍片 106的中间部分并向垂直于所述鳍片 106 的方向延伸， 其中， 所述栅堆叠包括栅介质层 200、 栅极 202以及硬掩 膜 204; 侧墙 206围绕栅堆叠的侧壁，位于所述源 /漏扩展区 1 10a之上； 在所述源 /漏区 1 10b的上表面存在接触层 108 , 以降低源 /漏区 1 10b的 接触电阻， 提高鳍型场效应晶体管的性能。

为了抑制短沟道效应， 需要形成厚度较浅的源 /漏扩展区， 在现有 技术中， 通常是采用离子注入的方式， 在栅堆叠两侧形成源 /漏扩展区。 通过离子注入的方式形成源 /漏扩展区存在以下的问题：

1 ) 执行离子注入后， 需要对源 /漏扩展区进行退火， 激活源 /漏扩 展区中的掺杂离子， 但是由于退火只能激活一定数量的掺杂离子， 所 以对源 /漏扩展区的导电性能存在了一定的限制；

2) 由于源 /漏扩展区的厚度较浅， 所以在离子注入的时候， 需要对 离子注入的能量、 角度等方面进行控制， 其工艺复杂且不易于控制。 因此， 如何既可以进一步降低鳍型场效应晶体管中源 /漏扩展区的 接触电阻， 同时又可以通过简单的工艺控制源 /漏扩展区的结深， 是一 个亟待解决的问题。 发明内容

本发明的目的是提供一种半导体结构及其制造 方法， 通过在源 /漏 扩展区形成一层薄的接触层， 不但可以提高源 /漏扩展区的导电性， 还 可以通过控制接触层的厚度来有效地控制源 /漏扩展区的结深， 以此抑 制短沟道效应。

根据本发明的一个方面， 提供一种半导体结构的制造方法， 该方 法包括以下步骤：

a) 提供衬底， 在所述衬底上形成鳍片， 该鳍片包括用于形成沟道 的中心部分、 以及用于形成源 /漏区和源 /漏扩展区的端部分；

b) 形成栅堆叠， 覆盖所述鳍片的中心部分；

进行轻掺杂以在所述鳍片的端部分中形成源 /漏扩展区；

在所述栅堆叠的侧壁形成侧墙；

进行重掺杂以在所述鳍片的端部分中形成源 /漏区；

c) 去除所述侧墙的至少一部分， 以暴露至少部分源 /漏扩展区； d) 在所述源 /漏区和源 /漏扩展区暴露区域的上表面形成接触层。 本发明另一方面， 还提供一种半导体结构， 该半导体结构包括， 鳍片、 源 /漏区、 源 /漏扩展区以及栅堆叠， 其中：

所述鳍片具有中心沟道部分、 以及包括源 /漏区以及源 /漏扩展区的 端部分， 所述端部分接于所述中心沟道部分相对的第一 侧面；

所述栅堆叠覆盖所述中心沟道部分且从所述中 心沟道部分相对的 第二侧面向外延伸； 以及

在所述源 /漏区和至少部分所述源 /漏扩展区的上表面存在接触层。 需要说明的是， 在本发明的优选方案中， 上述第一侧面与第二侧 面垂直， 所述垂直为在半导体工艺所能达到的标准范围 内基本垂直， 误差为半导体工艺水平内允许的范围。

与现有技术相比， 本发明具有以下优点： 在源 /漏扩展区形成薄的 接触层， 与传统的通过离子注入形成源 /漏扩展区的方法相比， 本发明 不但可以更加有效地降低源 /漏扩展区的接触电阻， 提高源 /漏扩展区的 导电性， 还可以通过控制接触层的厚度来有效地控制源 /漏扩展区的结 深， 以此抑制短沟道效应。 附图说明

通过阅读参照以下附图所作的对非限制性实施 例所作的详细描 述， 本发明的其它特征、 目的和优点将会变得更明显：

图 1(a) 、 图 1(b)和图 1(c)分别为现有技术中鳍型场效应晶体管的 立体示意图、 俯视示意图以及沿剖线 BB，的剖视示意图；

图 2为根据本发明的一个实施例的半导体结构制� �方法的流程图； 图 3(a)、 图 3(b)和图 3(c)分别为根据本发明一个实施例按照图 2所 示流程形成衬底后的立体示意图、 俯视示意图以及沿剖线 AA，的剖视 示意图；

图 4(a：)、 图 4(b)、 图 4(c)和图 4(d)分别为根据本发明一个实施例按 照图 2所示流程形成鳍片后的立体示意图、 俯视示意图、 沿剖线 AA， 的剖视示意图以及沿剖线 B B，的剖视示意图；

图 5(a)、 图 5(b)、 图 5(c)和图 5(d)分别为根据本发明一个实施例按 照图 2所示流程形成栅堆叠后的立体示意图、俯视� �意图、沿剖线 AA' 的剖视示意图以及沿剖线 BB，的剖视示意图；

图 6(a)、 图 6(b)和图 6(c)分别为根据本发明一个实施例按照图 2所 示流程形成侧墙后的立体示意图、俯视示意图 以及沿剖线 B B，的剖视示 意图；

图 7(a)、 图 7(b)和图 7 (c)分别为根据本发明另一个实施例按照图 2 所示流程去除部分侧墙后的立体示意图、 俯视示意图以及沿剖线 BB， 的剖视示意图；

图 8(a)、 图 8 (b)和图 8(c)分别为根据本发明另一个实施例按照图 2 所示流程形成接触层后的立体示意图、俯视示 意图以及沿剖线 BB，的剖 视示意图；

图 9(a)为沉积不同厚度的 Ni层所形成的镍 -硅化物在不同温度下的 电阻； 以及

图 9(b)为沉积不同厚度和成分的 NiPt层所形成的镍铂 -硅化物在不 同温度下的电阻。 具体实施方式

下面详细描述本发明的实施例， 所述实施例的示例在附图中示出。 下面通过参考附图描述的实施例是示例性的， 仅用于解释本发明， 而 不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用 来实现本发明的不 同结构。 为了简化本发明的公开， 下文中对特定例子的部件和设置进 行描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在不同例子中重复参考数字和 /或字母。 这种重复是为了简 化和清楚的目的， 其本身不指示所讨论各种实施例和 /或设置之间的关 系。 此外， 本发明提供了各种特定的工艺和材料的例子， 但是本领域 技术人员可以意识到其他工艺的可应用于性和 /或其他材料的使用。 应 当注意， 在附图中所图示的部件不一定按比例绘制。 本发明省略了对 公知组件和处理技术及工艺的描述以避免不必 要地限制本发明。

根据本发明的一个方面， 提供了一种半导体结构的制造方法， 如 图 2所示。 下面， 将结合图 2(a)至图 9(b)通过本发明的一个实施例对图 2中形成半导体结构的方法进行具体地描述。

参考图 2、 图 3(a)至图 3(c)、 以及图 4(a)至图 4(d), 在步骤 S101 中， 提供衬底， 在所述衬底上形成鳍片 106， 该鳍片 106包括用于形成 沟道的中心部分 106b、 以及用于形成源 /漏区和源 /漏扩展区的端部分 106a。

具体地， 首先， 如图 3(a)、 图 3(b)和图 3(c)所示， 提供一个 SOI(Silicon-On-Insulator)衬底， 该 SOI衬底包括第一半导体层 100、 位 于该第一半导体层 100之上的绝缘层 102、以及位于该绝缘层 102之上 的第二半导体层 104。

其中， 所述第一半导体层 100 为单晶硅， 在其他实施例中， 所述 第一半导体层 100还可以包括其他基本半导体， 例如锗。 或者， 所述 第一半导体层 100还可以包括化合物半导体， 例如， 碳化硅、 砷化镓、 砷化铟或者磷化铟。 典型地， 所述第一半导体层 100 的厚度可以约为 但不限于几百微米， 例如从 0.4mm-0.8mm的厚度范围。

所述绝缘层 102可以为 Si0 ₂ 、 氮化硅或者其他任何适当的绝缘材 料， 典型地， 所述绝缘层 102的厚度范围为 200nm-300nm。 所述第二半导体层 104可以为所述第一半导体层 100 包括的半导 体中的任何一种。 在本实施例中， 所述第二半导体层 104 为单晶硅。 在其他实施例中， 所述第二半导体层 104 还可以包括其他基本半导体 或者化合物半导体。所述第二半导体层 104的厚度范围为 50nm-100nm。 优选地， 所述第二半导体层 104 的厚度等于将要在后续步骤中形成的 鳍片的高度。 在下文中， 以第二半导体层 104 是硅层为例对后续的半 导体制造工艺进行描述。

接着， 如图 4(a)、 图 4(b)、 图 4(c)以及图 4(d)所示，在所述硅层 104 上沉积掩膜 (未示出）并对其进行构图， 以暴露出后续制造工艺中所述硅 层 104待去除的区域， 其中， 所述掩膜可以是任何常规的掩膜， 如利 用常规技术容易构图的光致抗蚀剂掩膜或其他 类似掩膜； 然后利用如 干法刻蚀和 /或湿法刻蚀等工艺去除所述硅层 104暴露的部分， 以形成 鳍片 106;最后去除保留在所述鳍片 106顶部的掩膜。如图 4(a)、图 4(b) 以及图 4(d)中的虚线所示， 所述鳍片 106包括中心部分 106b、 以及位 于该中心部分 106b两侧的端部分 106a， 其中， 所述中心部分 106b在 后续制造工艺将用于形成半导体结构的沟道， 所述端部分 106a将用于 形成半导体结构的源 /漏区以及源 /漏扩展区。

参考图 2、 图 5(a)至图 5(d)、 以及图 6(a)至图 6(c), 在步骤 S102 中， 形成栅堆叠， 覆盖所述鳍片 106的中心部分 106b; 对所述鳍片的 端部分 106a进行轻掺杂以形成源 /漏扩展区 1 10a; 在所述栅堆叠的侧 壁形成侧墙 206;进行重掺杂以在鳍片的端部分 106a形成源 /漏区 1 10b。

具体地， 如图 5(a)、 图 5(b)、 图 5(c)以及图 5(d)所示， 在所述鳍片 106和绝缘层 102上沉积栅介质材料层（未示出）， 在该栅介质材料层上 沉积栅极材料层（未示出）， 在该栅极材料层上沉积硬掩膜材料层（未示 出）， 其中， 所述栅介质材料层可以选用铪基材料， 如 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO, HfZrO中的一种或其任意组合， 或者， 氧化 铝、 氧化镧、 氧化锆、 氧化硅或氮氧化硅中的一种或其任意组合， 及 其与铪基材料的组合， 其厚度可以为 lnm-5nm, 如 2nm、 4nm; 所述栅 极材料层可以为金属， 其厚度可以为 50nm-100nm, 如 60nm、 70nm、 80nm或者 90nm; 所述硬掩膜材料层可以为氮化硅或二氧化硅中 的一 种或其任意组合， 也可以为其他适合的材料， 优选采用不同于后续步 骤中形成侧墙 206(请参考图 6(a)至图 6(c))的材料。 对所述硬掩膜材料层进行构图， 然后采用例如干法刻蚀和 /或湿法 刻蚀的方法， 以绝缘层 102 为刻蚀停止层， 对所述硬掩膜材料层、 栅 极材料层以及栅介质材料层进行刻蚀， 暴露出绝缘层 102 以及所述鳍 片 106的端部分 106a， 形成由栅介质层 200、 栅极 202以及硬掩膜 204 所构成的栅堆叠，其中，所述栅堆叠覆盖所述 鳍片 106的中心部分 106b 且向与所述鳍片 106基本垂直的方向延伸，所述鳍片 106的端部分 106a 位于所述栅堆叠的两侧。

形成所述栅堆叠后， 向位于栅堆叠两侧的所述鳍片 106 的端部分 106a进行轻掺杂， 注入掺杂浓度较低的 P型或 N型掺杂物或杂质， 以 形成源 /漏扩展区 110a。 对于 P型器件， 源 /漏扩展区 110a的杂质可以 是 B或 In, 对于 N型器件， 源 /漏扩展区 110a的杂质可以是 P或 As。

然后， 如图 6(a：)、 图 6(b)以及图 6(c), 形成围绕所述栅极堆叠以及 所述鳍片 106的侧墙 206, 该侧墙 206可以由氮化硅、 氧化硅、 氮氧化 硅、 碳化硅及其组合， 和 /或其他合适的材料形成。 优选地， 所述侧墙 206的材料与硬掩膜 204的材料不同， 以防止在后续步骤中对侧墙 206 进行刻蚀时， 刻蚀到所述硬掩膜 204， 从而破坏到栅极 202。 所述侧墙 206可以具有多层结构。所述侧墙 260可以通过包括沉积刻蚀工艺形成， 其厚度范围可以是 10nm-100nm， 如 30nm、 50nm或 80nm。 所述侧墙 206形成后， 覆盖所述鳍片 106的端部分 106a的部分区域， 暴露所述 端部分 106a的剩余区域， 其中， 所述端部分 106a的暴露区域将用于形 成源 /漏区 1 10b， 被侧墙 206 所覆盖的区域将用于形成源 /漏扩展区 1 10a, 下文中， 将所述端部分 106a中用于形成源 /漏区 1 10b的区域称 为第一区域 106a-l (参考图 6(a) 、 图 6(b)以及图 6(c)), 将所述端部分 106a中用于形成源 /漏扩展区 1 10a的区域称为第二区域 106a-2(参考图 6(C))。

接着，按照图 6(a)和图 6(c)中箭头 300的方向，以侧墙 206为掩膜， 向所述鳍片 106暴露在所述侧墻 206两侧的第一区域 106a-l进行重掺 杂， 注入掺杂浓度较高的 P 型或 N 型掺杂物或杂质， 以形成源 /漏区 1 10b, 例如， 对于 P型器件来说， 源 /漏区 1 10b的杂质可以是 B或 In, 对于 N型器件， 源 /漏区 1 10b的杂质可以是 P或 As。 然后对所述半导 体结构进行退火， 以激活源 /漏区 1 10b中的掺杂， 退火可以采用包括快 速退火、 尖峰退火等其他合适的方法形成。 参考图 2、 图 7(a)至图 7(c)， 在步骤 S103 中， 去除所述侧墙 206 的至少一部分， 以暴露至少部分源 /漏扩展区 1 10a。

具体地， 可以采用包括湿法刻蚀和 /或干法刻蚀的工艺去除部分或 者全部侧墙 206, 暴露所述侧墙 206下面的部分或者全部源 /漏扩展区 1 10a。 其中， 湿法刻蚀工艺包括四甲基氢氧化铵 (TMAH)、 氢氧化钾 (KOH)或者其他合适刻蚀的溶液； 干法刻蚀工艺包括六氟化硫 (SF ₆ )、 溴化氢 (HBr)、 碘化氢 (HI)、 氯、 氩、 氦、 曱烷 （及氯代曱烷） 、 乙炔、 乙烯等碳的氢化物及其组合， 和 /或其他合适的材料。

如果栅堆叠中栅极 202的材料采用 Si或者金属， 为了防止在后续 工艺中， 难以分离用以形成接触层 108(参考图 8(a)至图 8(c))的金属与 作为栅极的金属而影响栅堆叠的尺寸， 则不宜将侧墙 206 全部去除； 如果栅堆叠中栅极 202的材料采用不会与形成接触层 108的金属发生 反应的材料， 在这种情况下， 栅堆叠无需特别保护， 则可以全部将侧 墙 206去除，最大限度地暴露源 /漏扩展区 1 10a，增加源 /漏扩展区 110a 与金属发生反应的区域， 从而进一步降低源 Z漏扩展区 1 10a 的接触电 阻。

参考图 2、 图 8(a)至图 8(c), 在步骤 S104中， 在所述源 /漏区 110b 和源 /漏扩展区 110a暴露区域的上表面形成接触层 108。

具体地， 沉积一层薄的金属层 (未示出）以覆盖所述鳍片 106以及栅 堆叠， 然后执行退火操作， 以使所述金属层与所述鳍片 106 的暴露区 域发生反应形成接触层 108， 即， 在源 /漏区 1 10b的上表面以及部分或 者全部源 /漏扩展区 110a的上表面形成接触层 108(在本实施例中，所述 鳍片 106为单晶硅， 所以下文中将接触层称为金属硅化物层)。 所述金 属层的厚度优选小于 3nm， 退火后， 所述金属层与鳍片 106反应所形 成的金属硅化物层 108 的厚度小于 7nm。 最后， 选择性地去除未发生 反应的所述金属层。

当所述金属层的厚度小于 3nm的时候， 所述金属层的材料优选为 Co、 Ni 和 NiPt之一或其任意组合， 其中， 如果所述金属层的材料为 NiPt, 则 NiPt中 Pt的含量小于 5%。 当采用上述材料作为金属层时， 所形成的金属硅化物层 108为 CoSi ₂ 、 NiSi或者 Ni(Pt)Si _2-y 中的一种或 其任意组合， 其厚度小于 7nm且具有一定的热稳定性， 即， 在较高温 度 (如 850°C )下， 能保持较低的电阻， 利于减少在后续的半导体结构制 造过程中高温退火所导致的所述金属硅化物层 108 电阻的变大， 保持 半导体结构良好的性能。

为说明所述金属层的厚度与金属硅化物层 108 的稳定性之间的关 系， 请参考图 9(a)以及图 9(b)。 其中， 图 9(a)为沉积不同厚度的 Ni层 所形成的镍-硅化物在不同温度下的电阻， 其横坐标表示执行快速热处 理工艺（rapid thermal processing, PRT)的温度， 纵坐标表示镍-硅化物的 电阻， 不同的曲线表示形成镍-硅化物时所沉积的不� �厚度的 Ni层。从 图 9(a)可以看出， 当快速热处理工艺的温度达到 70CTC以上时， 沉积金 属 Ni层的厚度为 2-3nm所形成的镍 -硅化物的电阻相对较低。 图 9(b) 为沉积不同厚度的 NiPt层所形成的镍铂-硅化物在不同温度下的电� ��， 图 9(b)由上、 中、 下三个图构成， 其横坐标都表示执行快速热处理工 艺的温度， 纵坐标表示镍铂-硅化物的电阻， 上图中的不同曲线表示所 述金属层为 NiPt、 且 Ni的含量为 86%、 Pt的含量为 14%的时候， 不同 厚度的 NiPt层； 中图中的不同曲线表示所述金属层为 NiPt、 且 Ni的 含量为 92%、 Pt的含量为 8%的时候， 不同厚度的 NiPt层； 下图中的 不同曲线表示所述金属层为 NiPt、 且 Ni的含量为 96%、 Pt的含量为 4%的时候， 不同厚度的 NiPt层。 从图 9(b)中可以看出， 当快速热处理 工艺的温度达到 700 °C以上时，沉积的 NiPt层中 Pt含量为 4%、且 NiPt 层厚度为 2nm的情况下， 所形成的镍铂 -硅化物的电阻相对较低， 即热 稳定性较好。

在上述步骤完成后， 在所述半导体结构中， 部分或者全部源 /漏扩 展区 1 10a的上表面存在一层厚度很薄的金属硅化物层 108 , 与传统的 通过离子注入所形成的源 /漏扩展区 1 10a相比， 所述金属硅化物层 108 的面积增大， 可以使源 /漏扩展区 1 10a具有更低的接触电阻， 从而有效 地提高半导体结构的导电性； 此外， 通过控制金属层的厚度， 即可控 制所述金属硅化物层 108 的厚度， 从而可以有效地控制源 /漏扩展区 1 10a的结深、形成厚度较浅的源 /漏扩展区 1 10a，以此抑制短沟道效应， 与通过控制离子注入的能量、 角度等来形成厚度较浅的源 /漏扩展区 1 10a的工艺相比， 控制金属层厚度的工艺更加简单易行。

相应地， 根据上述半导体结构的制造方法， 本发明还提供了一种 半导体结构， 下面根据图 8(a)至图 8(c)对所述半导体结构进行说明。 图 8(a)至图 8(c)分别为根据本发明的一个实施例按照图 2所示流程最终形 2012/000680 成的半导体结构的立体示意图、俯视示意图以 及沿剖线 BB，的剖视示意 图。

参考图 8(a)、 图 8(b)和图 8(c), 在本实施例中， 所述半导体结构包 括鳍片 106、 源 /漏区 1 10b、 源 /漏扩展区 1 10a、 栅堆叠以及侧墙 206， 其中， 所述鳍片 106具有中心沟道部分 106b、 以及包括源 /漏区 1 10b 以及源 /漏扩展区 1 10a的端部分 106a， 所述端部分 106a接于所述中心 沟道部分 106b 相对的第一侧面； 所述栅堆叠覆盖所述中心沟道部分 106b, 并沿着所述中心沟道部分 106b相对的第二侧面向外延伸且与所 述鳍片 106垂直， 所述栅堆叠包括栅介质层 200、 栅极 202以及硬掩膜 204 , 所述栅介质层 200位于所述中心沟道部分 106b之上， 所述栅极 202位于所述栅介质层 200之上，所述硬掩膜 204位于所述栅极 202之 上； 所述侧墙 206位于所述栅堆叠的侧壁，覆盖部分源 /漏扩展区 1 10a; 在所述源 /漏区 1 10b和未被侧墙 206覆盖的所述源 /漏扩展区 1 10a的上 表面存在接触层 108， 其厚度小于 7nm。

图 8(b)中位于硬掩膜 204下面的沟道部分 106b相对的上下两个侧 面为所述的第一侧面， 图 8(b)中位于硬掩膜 204下面的沟道部分 106b 相对的左右两个侧面为所述的第二侧面。 需要说明的是， 优选方案中 该第一侧面与第二侧面垂直， 所述垂直为在半导体工艺所能达到的标 准范围内基本垂直， 误差为半导体工艺范围水平内允许的范围误差 。

与传统的通过离子注入形成源 /漏扩展区 1 10a的方法相比，本发明 提供的半导体结构具有以下两个优点： 第一， 所述接触层 108 的面积 相比传统的接触层面积增大，可以使源 /漏扩展区 1 10a具有更低的接触 电阻， 从而有效地提高半导体结构的导电性； 第二， 通过控制用于生 成所述接触层 108的金属层的厚度， 即可控制所述接触层 108的厚度， 从而有效地形成厚度较浅的源 /漏扩展区 1 10a, 以此抑制短沟道效应， 其中， 控制金属层的厚度的工艺， 比通过控制离子注入的能量、 角度 等形成厚度较浅的源 /漏扩展区 1 10a， 更加简单易行。

优选地， 栅堆叠可以采用与用于形成接触层 108 的金属层不发生 反应的材料来生成， 在这种情况下， 栅堆叠无需特别保护， 所以可以 去除全部侧墙 206以最大限度地暴露源 /漏扩展区 1 10a,增加了源 /漏扩 展区 1 10a与所述金属层发生反应的区域，从而进一步 降低源 /漏扩展区 1 10a的接触电阻。 N2012/000680 优选地， 所述接触层 108为 CoSi ₂ 、 NiSi或者 Ni(Pt)Si _2-y 中的一种 或其任意组合， 当所述接触层 108为上述材料、 且厚度小于 7nm时， 所述接触层 108具有热稳定性， 在高达 850°C时仍可保持较低的电阻。 在后续的半导体制造工艺中， 所述接触层 108 具有热稳定性的特性， 可使其在高温退火温度 (如 700°C -800°C)下保持较低的电阻， 从而保持 半导体结构良好的性能。

其中， 对半导体结构各实施例中各部分的结构组成、 材料及形成 方法等均可与前述半导体结构形成的方法实施 例中描述的相同， 不在 赘述。

虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离 本发明的精神和所附权利要求限定的保护范围 的情况下， 可以对这些 实施例进行各种变化、 替换和修改。 对于其他例子， 本领域的普通技 术人员应当容易理解在保持本发明保护范围内 的同时， 工艺步骤的次 序可以变化。

此外， 本发明的应用范围不局限于说明书中描述的特 定实施例的 工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开 内容， 作为本领域的普通技术人员将容易地理解， 对于目前已存在或 者以后即将开发出的工艺、 机构、 制造、 物质组成、 手段、 方法或步 骤， 其中它们执行与本发明描述的对应实施例大体 相同的功能或者获 得大体相同的结果， 依照本发明可以对它们进行应用。 因此， 本发明 所附权利要求旨在将这些工艺、 机构、 制造、 物质组成、 手段、 方法 或步骤包含在其保护范围内。