本发明涉及显示技术领域， 尤其涉及一种移位寄存单元及显示装置。 背景技术

液晶显示器 (liquid crystal display, LCD)或有机发光二极管 （ Organic Light-Emitting Diode, OLED )具有低辐射、 体积小及低耗能等优点， 已逐渐 取代传统的阴极射线管显示器 (Cathode Ray Tube display, CRT), 因而被广泛 地应用在笔记本电脑、 个人数字助理 (Personal Digital Assistant, PDA), 平面 电视， 或移动电话等信息产品上。 传统液晶显示器的方式是利用外部驱动芯 片来驱动面板上的芯片以显示图像， 但为了减少元件数目并降低制造成本， 近年来逐渐发展成将驱动电路结构直接制作于 显示面板上， 例如采用将栅极 驱动电路 (gate driver) 整合于液晶面板的技术 (Gate On Array , GO A)。

目前， 常用的移位寄存单元如图 1所示， 包括晶体管 Tl、 晶体管 Τ2、 晶体管 Τ3和晶体管 Τ4, 电容 C1和下拉电路 11; 假设图 1所示的移位寄存 单元为第 Ν级移位寄存单元， 则晶体管 T1的栅极接收第 N-1级移位寄存单 元输出的信号， 晶体管 T1的源极接收 VDD信号， 晶体管 T1的漏极连接晶 体管 Τ2的栅极， 晶体管 Τ2的源极接收时钟信号 CLK, 晶体管 Τ2的漏极为 第 Ν级移位寄存单元的输出端， 电容 C1的一端连接晶体管 Τ2的栅极， 电容 C1的另一端连接晶体管 Τ2的漏极，晶体管 Τ3的源极连接晶体管 Τ2的栅极， 晶体管 Τ3的栅极接收第 N+1级移位寄存单元的输出的信号，晶体管 Τ3的漏 极接收 VSS信号， 晶体管 Τ4的源极连接晶体管 Τ2的漏极， 晶体管 Τ4的栅 极接收第 N+1级移位寄存单元的输出的信号， 晶体管 Τ4的漏极接收 VSS信 号， 下拉电路 11分别连接晶体管 Τ2的栅极和晶体管 Τ2的漏极。

在第 N-1级移位寄存单元输出的高电平信号使晶体管 T1开启时， 此时， 第 Ν级移位寄存单元连接的扫描栅线被选中， 晶体管 Τ2的栅极接收到 VDD 信号， 晶体管 Τ2开启， 此时， CLK信号为低电平信号， 第 Ν级移位寄存单 元输出 CLK信号， 即第 Ν级移位寄存单元输出低电平信号； 当 CLK信号变 为高电平信号时， 第 N-1级移位寄存单元输出低电平信号， 晶体管 T1关断， 但由于电容 C1的存储作用， 晶体管 Τ2保持开启， 第 Ν级移位寄存单元输出 高电平信号， 从而选中第 N+1级移位寄存单元连接的扫描栅线， 并通过晶体 管 T2对第 N级移位寄存单元连接的扫描栅线进行充电， 提高第 N级移位寄 存单元连接的扫描栅线的电压； 当第 N级移位寄存单元接收到第 N+1级移位 寄存单元输出的高电平信号时， 晶体管 T3开启， 晶体管 T2的栅极接收 VSS 信号， 晶体管 T2关闭， 与第 N级移位寄存单元相连的扫描栅线通过晶体管 T4放电， 从而降低其电压； 此时， 第 N级移位寄存单元连接的扫描栅线不再 被选中， 从而实现依次选中各级移位寄存单元连接的扫 描栅线的功能。 之后， 下拉电路 11用来使第 N级移位寄存单元稳定输出电压。

在图 1所示的电路中， 拉升该移位寄存单元对应的扫描栅线的晶体管 T2 和拉低该移位寄存单元对应的扫描栅线的晶体 管 T4是分别设计的，由于要对 整条扫描栅线进行充放电， 所以这两个晶体管的尺寸要比移位寄存单元中 的 其它晶体管的尺寸大很多， 也就是说， 这种移位寄存单元所占的面积较大， 因此， 制作相同数量的该移位寄存单元时所需的玻璃 基板的面积更大， 这会 造成玻璃基板等原材料消耗较大， 从而导致制造该移位寄存单元以及包含该 移位寄存单元的显示装置的成本较高。

综上所述， 由于现有技术中的移位寄存单元在对其连接的 扫描栅线进行 充放电时， 移位寄存单元中用于拉升和拉低其连接的扫描 栅线的晶体管是分 开设计的， 而这两个晶体管要比该移位寄存单元中的其他 晶体管的尺寸大很 多， 因此， 这种移位寄存单元所占面积较大， 这使得承载该移位寄存单元的 玻璃基板的面积更大， 这会造成原材料消耗较大， 从而导致制造该移位寄存 单元以及包含该移位寄存单元的显示装置的成 本较高。 发明内容

本发明实施例提供了一种移位寄存单元及显示 装置， 用以解决现有的移 位寄存单元通过不同的两个晶体管对该移位寄 存单元连接的扫描栅线的电平 分别进行拉升和降低， 使得移位寄存单元所占面积较大， 导致在制造该移位 寄存单元时原材料消耗较大， 进而导致了制造该移位寄存单元以及包含该移 位寄存单元的显示装置的成本较高的问题。

基于上述问题， 本发明实施例提供的一种移位寄存单元， 包括第一电容、 第一晶体管、 上拉模块和第一下拉模块；

第一晶体管的第一极接收时钟信号， 第一晶体管的栅极分别连接第一电 容的一端、 上拉模块和第一下拉模块， 第一晶体管的第二极连接第一电容的 另一端；

上拉模块， 用于在时钟信号为第二电平信号且上拉选择信 号为第一电平 信号时， 向第一晶体管的栅极输出第一电平信号； 并在时钟信号为第一电平 信号且上拉选择信号为第二电平信号时， 不再向第一晶体管的栅极输出第一 电平信号； 所述上拉选择信号为所述移位寄存单元的前一 级移位寄存单元输 出的信号；

第一下拉模块， 用于在时钟信号为第一电平信号且第一下拉选 择信号为 第一电平信号时， 控制第一晶体管的栅极与第二电平信号输入端 接通； 所述 第一下拉选择信号为所述移位寄存单元之后的 第二级移位寄存单元输出的信 号；

第一晶体管， 用于在第一晶体管的栅极信号为第一电平信号 时， 将接收 到的时钟信号从第一晶体管的第二极输出； 并在所述第一晶体管的栅极信号 为第二电平信号时， 不再将接收到的时钟信号从第一晶体管的第二 极输出。

本发明实施例还提供一种显示装置， 包括本发明实施例提供的移位寄存 单元。

根据本发明实施例提供的一种移位寄存单元和 显示装置， 当该移位寄存 单元接收到其前一级移位寄存单元输出的第一 电平信号时,该移位寄存单元 中的第一晶体管开启，由于第一晶体管的第二 极为该移位寄存单元的输出端, 因此， 当第一晶体管开启时， 该移位寄存单元连接的扫描栅线被选中； 当该 移位寄存单元接收到其前一级移位寄存单元输 出的第二电平信号时， 虽然， 上拉模块不会再向第一晶体管的栅极输出第一 电平信号， 但是由于第一电容 的存储作用， 该移位寄存单元中的第一晶体管的栅极的信号 依然为第一电平 信号， 第一晶体管保持开启， 并将接收到的电平为第一电平的时钟信号输出 , 从而选中该移位寄存单元的后一级移位寄存单 元连接的扫描栅线； 当移位寄 存单元接收到该移位寄存单元之后的第二级移 位寄存单元输出的第一电平信 号时， 由于该移位寄存单元中的第一晶体管的栅极的 信号为第二电平信号， 第一晶体管关断， 该移位寄存单元连接的栅极线不再被选中， 从而实现依次 选中各级移位寄存单元连接的扫描栅线的功能 。 由于该移位寄存单元连接的 扫描栅线被选中的时间段为， 从该移位寄存单元开始接收到其前一级移位寄 存单元输出的第一电平信号的时刻， 到该移位寄存单元开始接收到其后的第 二级移位寄存单元输出的第一电平信号的时刻 之间的时间段， 这一时间段的 长度为时钟信号的一个半周期， 而在该移位寄存单元连接的扫描栅线被选中 的时间段内， 该移位寄存单元中的第一晶体管开启， 从而将接收到的时钟信 号传输到该移位寄存单元连接的扫描栅线上。 因此， 该扫描栅线上的电平从 第二电平变为第一电平以及从第一电平变为第 二电平都是通过该移位寄存单 元中的第一晶体管实现的， 也就是说， 该移位寄存单元通过其中的第一晶体 管实现了对该移位寄存单元连接的扫描栅线的 电平的拉升和降低， 从而减少 了对该扫描栅线进行充放电的晶体管的数目， 进而减小了该移位寄存单元的 尺寸， 节省了制造该移位寄存单元时的原材料， 降低了制造该移位寄存单元 以及包含该移位寄存单元的显示装置的成本。 附图说明

图 1为现有技术中的移位寄存单元的结构示意图� �

图 2为本发明实施例提供的移位寄存单元的结构� �意图之一； 图 3为本发明实施例提供的移位寄存单元的结构� �意图之二； 图 4为本发明实施例提供的移位寄存单元的结构� �意图之三； 图 5为本发明实施例提供的移位寄存单元的结构� �意图之四； 图 6为本发明实施例提供的移位寄存单元的结构� �意图之五； 图 7为本发明实施例提供的移位寄存单元的结构� �意图之六； 图 8为本发明实施例提供的移位寄存单元的结构� �意图之七； 图 9为本发明实施例提供的移位寄存单元的结构� �意图之八； 图 10为本发明实施例提供的移位寄存单元的结构� ��意图之九;

图 11为本发明实施例提供的移位寄存单元的工作� ��序图。 具体实施方式

本发明实施例提供的一种移位寄存单元和显示 装置， 通过移位寄存单元 中的第一晶体管实现对该移位寄存单元连接的 扫描栅线的电平的拉升和降 低， 从而减少了对该扫描栅线进行充放电的晶体管 的数目， 进而减小了该移 位寄存单元的尺寸， 节省了制造该移位寄存单元时的原材料， 降低了制造该 移位寄存单元以及包含该移位寄存单元的显示 装置的成本。

下面结合说明书附图， 对本发明实施例提供的一种移位寄存单元和显 示 装置的具体实施方式进行说明。

本发明实施例提供的一种移位寄存单元，如图 2所示，包括第一电容 Cl、 第一晶体管 Ml、 上拉模块 21和第一下拉模块 22; 第一晶体管 Ml的第一极 接收时钟信号 CLK, 第一晶体管 Ml的栅极分别连接第一电容 C1的一端、 上拉模块 21和第一下拉模块 22, 第一晶体管 Ml的第二极连接第一电容 C1 的另一端， 第一晶体管 Ml的栅极为上拉结点 PU; 其中， 第一晶体管 Ml的 第二极为该移位寄存单元的输出端； 当该移位寄存单元为第 n级移位寄存单 元， 其输出端输出的信号为 0UT(n)。

上拉模块 21 , 用于在时钟信号 CLK为第二电平信号且上拉选择信号为 第一电平信号时， 向第一晶体管 Ml的栅极输出第一电平信号； 并在时钟信 号 CLK为第一电平信号且上拉选择信号为第二电平 信号时，不再向第一晶体 管 Ml的栅极输出第一电平信号； 该上拉选择信号为该移位寄存单元的前一 级移位寄存单元的输出端输出的信号， 当该移位寄存单元为第 n级移位寄存 单元， 该移位寄存单元接收到的上拉选择信号为第 n-1级移位寄存单元输出 的信号 OUT ( n-1 )。

第一下拉模块 22, 用于在时钟信号 CLK为第一电平信号且第一下拉选 择信号为第一电平信号时， 控制第一晶体管 Ml的栅极与第二电平信号输入 端 23接通；第一下拉选择信号为该移位寄存单元� ��后的第二级移位寄存单元 的输出端输出的信号， 当该移位寄存单元为第 n级移位寄存单元， 该移位寄 存单元接收到的第一下拉选择信号为第 n+2级移位寄存单元输出的信号 OUT ( n+2 )。

第一晶体管 Ml , 用于在第一晶体管 Ml的栅极信号为第一电平信号时， 将接收到的时钟信号 CLK从第一晶体管 Ml的第二极， 即该移位寄存单元的 输出端输出； 并在第一晶体管 Ml的栅极的信号为第二电平信号时， 不再将 接收到的时钟信号 CLK从第一晶体管 Ml的第二极， 即移位寄存单元的输出 端输出。

若该移位寄存单元为第 n级移位寄存单元， 则在该移位寄存单元的前一 级移位寄存单元输出的信号 OUT ( n-1 )为第一电平信号， 即第 n级移位寄存 单元中的第一晶体管 Ml的栅极在接收到的上拉选择信号为第一电平� ��号时 开启， 第 n级移位寄存单元连接的扫描栅线被选中， 因此， 第 n级移位寄存 单元中的第一晶体管 Ml将接收到的时钟信号 CLK输出到与第 n级移位寄存 单元相连的扫描栅线上， 而此时时钟信号 CLK为第二电平信号， 因此， 该扫 描栅线的电平为第二电平； 在第 n-1级移位寄存单元输出的信号 OUT ( n-1 ) 为第二电平信号时， 第 n级移位寄存单元中的第一晶体管 Ml的栅极不再接 收到第一电平信号， 但是， 由于第一电容 C1的存储作用， 因此， 第一晶体管 Ml的栅极的信号保持为第一电平信号， 因此， 第 n级移位寄存单元中的第一 晶体管 Ml将接收到的时钟信号 CLK输出到与第 n级移位寄存单元相连的扫 描栅线上， 而此时时钟信号 CLK为第一电平信号， 因此， 该扫描栅线的电平 为第一电平， 从而实现了通过第 n级移位寄存单元中的第一晶体管 Ml将该 扫描栅线的电平从第二电平变为第一电平的功 能。

由于第 n级移位寄存单元输出的信号 OUT ( n ) 同时还是第 n+1级移位 寄存单元接收到的上拉选择信号， 因此， 当第 n级移位寄存单元输出的信号 OUT ( n )为第一电平信号时， 第 n+1级移位寄存单元接收到的上拉选择信号 为第一电平信号， 第 n+1级移位寄存单元与第 n级移位寄存单元按照相同的 原理工作， 即第 n+1级移位寄存单元将其接收到的时钟信号 CLK输出， 即先 输出第二电平信号， 然后再输出第一电平信号。 当第 n+1级移位寄存单元输 出第一电平信号时， 由于相邻两级移位寄存单元接收到的时钟信号 的电平相 反， 因此， 第 n级移位寄存单元中的第一晶体管 Ml的第一极接收到的时钟 信号 CLK为第二电平信号， 此时第 n级移位寄存单元中的第一晶体管 Ml的 栅极的信号由于第一电容 C1的存储作用依然为第一电平信号，也就是说� �� n 级移位寄存单元中的第一晶体管 Ml开启， 其第一极和第二极之间保持导通。 由于第 n级移位寄存单元中的第一晶体管 Ml的第二极， 即第 n级移位寄存 单元的输出端连接的扫描栅线之前的电平为第 一电平， 保持开启的第一晶体 管 Ml使第 n级移位寄存单元连接的扫描栅线的电平从第� �电平变到第二电 平， 进而实现通过第 n级移位寄存单元中的第一晶体管 Ml对第 n级移位寄 存单元连接的扫描栅线的电平的拉升和降低的 功能。

第 n级移位寄存单元之后的第二级移位寄存单元� � 即第 n+2级移位寄存 单元在接收到的上拉选择信号， 即第 n+1级移位寄存单元输出的信号为第一 电平信号时， 第 n+2级移位寄存单元与第 n级移位寄存单元按照相同的原理 工作， 即第 n+2级移位寄存单元将接收到的时钟信号 CLK输出， 即先输出第 二电平信号， 然后再输出第一电平信号， 由于相邻两级移位寄存单元接收到 的时钟信号的电平相反， 因此， 第 n级移位寄存单元和第 n+2级移位寄存单 元接收到的时钟信号相同。 当第 n+2级移位寄存单元输出第一电平信号时， 第 n级移位寄存单元接收到的时钟信号也为第一� �平信号， 此时， 第 n级移 位寄存单元中的第一晶体管 Ml不再将接收到的时钟信号从第 n级移位寄存 单元的输出端输出， 从而不再选中第 n级移位寄存单元连接的扫描栅线， 进 而实现依次选中连接各个移位寄存单元的扫描 栅线的功能。 由于该移位寄存 单元可以实现通过其中的第一晶体管 Ml对第 n级移位寄存单元连接的扫描 栅线的电平的拉升和降低的功能， 与现有的移位寄存单元相比， 减少了对该 扫描栅线进行充放电的晶体管的数目， 进而减小了该移位寄存单元的尺寸， 节省了制造该移位寄存单元时的原材料， 降低了制造该移位寄存单元以及包 含该移位寄存单元的显示装置的成本。

进一步地， 如图 3所示， 本发明实施例提供的移位寄存单元还包括第二 下拉模块 24,第二下拉模块 24分别连接第一晶体管 Ml的栅极和第一晶体管 Ml的第二极； 所述第二下拉模块 24, 用于在第一晶体管 Ml的栅极信号为 第二电平信号、时钟信号 CLK为第一电平信号且时钟阻碍信号 CLKB为第二 电平信号时， 控制第一晶体管 Ml的栅极和第一晶体管 Ml的第二极均与第 二电平信号输入端 23接通；并在第一晶体管 Ml的栅极信号为第二电平信号、 时钟信号 CLK为第二电平信号且时钟阻碍信号 CLKB为第一电平信号时，控 制第一晶体管 Ml的栅极和第一晶体管 Ml的第二极均与第二电平信号输入 端 23断开； 以及在第一晶体管 Ml的栅极信号为第一电平信号时， 控制第一 晶体管 Ml的栅极和第一晶体管 Ml的第二极均与第二电平信号输入端 23断 开。

进一步地， 如图 3所示， 本发明实施例提供的移位寄存单元还包括第三 下拉模块 25 ,第三下拉模块 25分别连接第一晶体管 Ml的栅极和第一晶体管 Ml的第二极； 第三下拉模块 25, 用于在上拉选择信号为第一电平信号、 或 者第二下拉选择信号为第一电平信号、 或者时钟阻碍信号 CLKB为第二电平 信号时， 控制第一晶体管 Ml的栅极和第一晶体管 Ml的第二极均与第二电 平信号输入端 23断开； 并在上拉选择信号、 第一下拉选择信号和第二下拉选 择信号均为第二电平信号且时钟信号 CLK为第二电平信号、 时钟阻碍信号 CLKB为第一电平信号时，控制第一晶体管 Ml的栅极和第一晶体管 Ml的第 二极均与第二电平信号输入端 23接通； 其中， 第二下拉选择信号为该移位寄 存单元的后一级移位寄存单元的输出端输出的 信号。 当本发明实施例提供的移位寄存单元为第 n级移位寄存单元时， 本发明 实施例提供的移位寄存单元接收到的上拉选择 信号为第 n-1级移位寄存单元 输出的信号， 本发明实施例提供的移位寄存单元接收到的第 一下拉选择信号 为第 n+2级移位寄存单元输出的信号， 本发明实施例提供的移位寄存单元接 收到的第二下拉选择信号为第 n+1级移位寄存单元输出的信号。

本发明实施例提供的移位寄存单元可以仅包括 第二下拉模块， 也可以仅 包括第三下拉模块， 较佳地， 本发明实施例提供的移位寄存单元既包括第二 下拉模块也包括第三下拉模块， 这样在本发明实施例提供的移位寄存单元连 接的扫描栅线未被选中的时间段内， 第二下拉模块可以在本发明实施例提供 的移位寄存单元接收到的时钟信号为第一电平 信号且时钟阻碍信号为第二电 平信号时， 将本发明实施例提供的移位寄存单元中的第一 晶体管 Ml的栅极 以及该移位寄存单元的输出端分别与第二电平 信号输入端接通； 第三下拉模 块可以在本发明实施例提供的移位寄存单元接 收到的时钟信号为第二电平信 号且时钟阻碍信号为第一电平信号时， 将本发明实施例提供的移位寄存单元 中的第一晶体管 Ml的栅极以及该移位寄存单元的输出端分别与� ��二电平信 号输入端接通； 这样可以使得在本发明实施例提供的移位寄存 单元连接的扫 描栅线未被选中的时间段内， 时钟信号产生的耦合噪声通过第二电平信号输 入端释放掉， 而不会再输出到该移位寄存单元连接的扫描栅 线， 从而保证该 移位寄存单元的输出端输出稳定的电压信号； 同时， 由于第二下拉模块和第 三下拉模块交替将本发明实施例提供的移位寄 存单元中的第一晶体管 Ml的 栅极以及该移位寄存单元的输出端分别与第二 电平信号输入端接通， 克服了 第二下拉模块和第三下拉模块中的晶体管长时 间处于开启状态导致的这些长 时间处于开启状态的晶体管的阈值电压发生偏 移的问题， 延长了移位寄存单 元的使用寿命。 另外， 由于第二下拉模块和第三下拉模块并不会对移 位寄存 单元连接的扫描栅线进行充放电， 因此， 第二下拉模块和第三下拉模块中的 晶体管可以做得很小。 本发明实施例提供的移位寄存单元即使包含第 二下拉 模块和第三下拉模块， 也可以比现有的分别采用两个晶体管对其连接 的扫描 栅线的电压进行提升的降低的移位寄存单元， 例如图 1所示的移位寄存单元 的体积小。

进一步地， 如图 4所示， 本发明实施例提供的移位寄存单元中的第二下 拉模块包括第一下拉驱动单元 241和第一下拉单元 242, 第一下拉驱动单元 241和第一下拉单元 242相连的连接点为第一下拉结点 PD1 ; 第一下拉驱动 单元 241 ,用于在第一晶体管 Ml的栅极信号为第一电平信号时，控制第一下 拉结点 PD1的信号为第二电平信号； 并在第一晶体管 Ml的栅极信号为第二 电平信号、时钟信号 CLK为第一电平信号且时钟阻碍信号 CLKB为第二电平 信号时， 控制第一下拉结点 PD1的信号为第一电平信号； 以及在第一晶体管 Ml的栅极信号为第二电平信号、 时钟信号 CLK为第二电平信号且时钟阻碍 信号 CLKB为第一电平信号时，控制第一下拉结点 PD1的信号为第二电平信 号； 第一下拉单元 242, 用于在第一下拉结点 PD1的信号为第一电平信号时， 控制第一晶体管 Ml的栅极和第一晶体管 Ml的第二极均与第二电平信号输 入端接通； 并在第一下拉结点的信号为第二电平信号 PD2时， 控制第一晶体 管 Ml的栅极和第一晶体管 Ml的第二极均与第二电平信号输入端 23断开。

进一步地， 如图 4所示， 本发明实施例提供的移位寄存单元中的第三下 拉模块包括第二下拉驱动单元 251和第二下拉单元 252, 第二下拉驱动单元 251和第二下拉单元 252相连的连接点为第二下拉结点 PD2; 第二下拉驱动 单元 251 , 用于在上拉选择信号为第一电平信号、 或者第二下拉选择信号为 第一电平信号或者时钟阻碍信号 CLKB为第二电平信号时， 控制第二下拉结 点 PD2的信号为第二电平信号； 并在上拉选择信号、 第一下拉选择信号和第 二下拉选择信号均为第二电平信号且时钟信号 CLK为第二电平信号、时钟阻 碍信号 CLKB为第一电平信号时，控制第二下拉结点 PD2的信号为第一电平 信号； 第二下拉单元， 用于在第二下拉节点 PD2的信号为第一电平信号时， 控制第一晶体管 Ml的栅极和第一晶体管 Ml的第二极均与第二电平信号输 入端 23接通； 并在第二下拉节点 PD2的信号为第二电平信号时， 控制第一 晶体管 Ml的栅极和第一晶体管 Ml的第二极均与第二电平信号输入端 23断 开。

进一步地， 如图 5所示， 本发明实施例提供的移位寄存单元中的第一下 拉驱动单元包括第二晶体管 M2、 第三晶体管 M3和第四晶体管 M4; 第二晶 体管 M2的第一极接收时钟信号 CLK, 第二晶体管 M2的栅极接收时钟信号 CLK, 第二晶体管 M2的第二极连接第一下拉结点 PD1 , 第三晶体管 M3的 第一极接收时钟信号 CLK,第三晶体管 M3的栅极接收时钟阻碍信号 CLKB, 第三晶体管 M3的第二极连接第一下拉结点 PD1 , 第四晶体管 M4的第一极 连接第一下拉结点 PD1 , 第四晶体管 M4的栅极连接第一晶体管 Ml的栅极， 即连接上拉结点 PU, 第四晶体管 M4的第二极连接第二电平信号输入端 23; 第二晶体管 M2, 用于在时钟信号 CLK为第一电平信号时开启， 并在时钟信 号 CLK为第二电平信号时关断；第三晶体管 M3 ,用于在时钟阻碍信号 CLKB 为第一电平信号时开启， 并在时钟阻碍信号 CLKB为第二电平信号时关断； 第四晶体管 M4, 用于在第一晶体管 Ml的栅极的信号为第一电平信号时， 将 第一下拉结点 PD1与第二电平信号输入端 23接通；并在第一晶体管 Ml的栅 极的信号为第二电平信号时，将第一下拉节点 PD1与第二电平信号输入端 23 断开。

进一步地， 如图 6所示， 本发明实施例提供的移位寄存单元中的第一下 拉单元包括第五晶体管 M5和第六晶体管 M6; 第五晶体管 M5的第一极连接 第一晶体管 Ml的栅极， 第五晶体管 M5的栅极连接第一下拉结点 PD1 , 第 五晶体管 M5的第二极连接第二电平信号输入端 23, 第六晶体管 M6的第一 极连接第一晶体管 Ml的第二极， 即连接该移位寄存单元的输出端， 第六晶 体管 M6的栅极连接第一下拉结点 PD1 , 第六晶体管 M6的第二极连接第二 电平信号输入端 23; 第五晶体管 M5, 用于在第一下拉结点 PD1的信号为第 一电平信号时开启，将第一晶体管 Ml的栅极与第二电平信号输入端 23接通， 并在第一下拉结点的信号为第二电平信号时关 断， 将第一晶体管 Ml的栅极 与第二电平信号输入端 23断开； 第六晶体管 M6, 用于在第一下拉结点 PD1 的信号为第一电平信号时开启， 将第一晶体管 Ml的第二极与第二电平信号 输入端 23接通， 并在第一下拉结点 PD1的信号为第二电平信号时关断， 将 第一晶体管 Ml的第二极与第二电平信号输入端 23断开。

进一步地， 如图 7所示， 本发明实施例提供的移位寄存单元中的第二下 拉驱动单元包括第七晶体管 M7、 第八晶体管 M8、 第九晶体管 M9、 第十晶 体管 M10、 第十一晶体管 Mil和第十二晶体管 M12; 第七晶体管 M7的第一 极接收时钟阻碍信号 CLKB, 第七晶体管 M7的栅极接收时钟信号 CLK, 第 七晶体管 M7的第二极连接第二下拉结点 PD2; 第八晶体管 M8的第一极接 收时钟阻碍信号 CLKB, 第八晶体管 M8的栅极接收时钟阻碍信号 CLKB, 第八晶体管 M8的第二极连接第二下拉结点 PD2; 第九晶体管 M9的第一极 接收上拉选择信号， 第九晶体管 M9的栅极接收上拉选择信号， 第九晶体管 M9的第二极连接第十二晶体管 M12的栅极； 第十晶体管 M10的第一极接收 第二下拉选择信号， 第十晶体管 M10的栅极接收第二下拉选择信号， 第十晶 体管 M10的第二极连接第十二晶体管 M12的栅极； 第十一晶体管 Mil的第 一极连接第十二晶体管 M12的栅极， 第十一晶体管 Mil的栅极接收第一下 拉选择信号， 第十一晶体管 Mil的第二极连接第二电平信号输入端 23; 第十 二晶体管 M12的第一极连接第二下拉结点 PD2, 第十二晶体管 M12的第二 极连接第二电平信号输入端 23。

第七晶体管 M7, 用于在时钟信号 CLK为第一电平信号时开启， 并在时 钟信号 CLK为第二电平信号时关断； 第八晶体管 M8, 用于在时钟阻碍信号 CLKB为第一电平信号时开启， 并在时钟阻碍信号 CLKB为第二电平信号时 关断； 第九晶体管 M9, 用于在上拉选择信号为第一电平信号时开启， 使得第 十二晶体管 M12的栅极的信号为第一电平信号， 并在上拉选择信号为第二电 平信号时关断； 第十晶体管 M10, 用于在第二下拉选择信号为第一电平信号 时开启， 使得第十二晶体管 M12的栅极的信号为第一电平信号， 并在第二下 拉选择信号为第二电平信号时关断； 第十一晶体管 Mil , 用于在第一下拉选 择信号为第一电平信号时开启， 将第十二晶体管 M12的栅极与第二电平信号 输入端接通， 并在第一下拉选择信号为第二电平信号时关断 ， 将第十二晶体 管 M12的栅极与第二电平信号输入端断开； 第十二晶体管 M12, 用于在第十 二晶体管 M12的栅极的信号为第一电平信号时，将第二下 拉结点 PD2与第二 电平信号输入端 23接通； 并在第十二晶体管 M12的栅极的信号为第二电平 信号时， 将第二下拉结点 PD2与第二电平信号输入端 23断开。

进一步地， 如图 8所示， 本发明实施例提供的移位寄存单元中的第二下 拉单元包括第十三晶体管 M13和第十四晶体管 M14; 第十三晶体管 M13的 第一极连接第一晶体管 Ml的栅极， 即连接上拉结点 PU, 第十三晶体管 M13 的栅极连接第二下拉结点 PD2, 第十三晶体管 M13的第二极连接第二电平信 号输入端 23 , 第十四晶体管 M14的第一极连接第一晶体管 Ml的第二极， 即 该移位寄存单元的输出端，第十四晶体管 M14的栅极连接第二下拉结点 PD2, 第十四晶体管 M14的第二极连接第二电平信号输入端 23。

第十三晶体管 M13, 用于在第二下拉结点 PD2的信号为第一电平信号时 开启， 将第一晶体管 Ml的栅极与第二电平信号输入端 23接通， 并在第二下 拉结点 PD2的信号为第二电平信号时关断， 将第一晶体管 Ml的栅极与第二 电平信号输入端断开； 第十四晶体管 M14, 用于在第二下拉结点 PD2的信号 为第一电平信号时开启， 将第一晶体管 Ml的第二极与第二电平信号输入端 23接通， 并在第二下拉结点 PD2的信号为第二电平信号时关断， 将第一晶体 管 Ml的第二极与第二电平信号输入端断开。

进一步地， 如图 9所示， 本发明实施例提供的移位寄存单元中的上拉模 块包括第十五晶体管 M15; 第十五晶体管 M15的第一极接收上拉选择信号， 第十五晶体管 M15的栅极接收上拉选择信号， 第十五晶体管 M15的第二极 连接第一晶体管 Ml的栅极； 第十五晶体管 M15 , 用于在上拉选择信号为第 一电平信号时开启， 使得第一晶体管 Ml的栅极的信号为第一电平信号； 并 在上拉选择信号为第二电平信号时关断。

进一步地， 如图 9所示， 本发明实施例提供的移位寄存单元中的第一下 拉模块包括第十六晶体管 M16;第十六晶体管 M16的第一极连接第一晶体管 Ml的栅极， 第十六晶体管 M16的栅极接收第一下拉选择信号， 第十六晶体 管 M16的第二极连接第二电平信号输入端 23, 即连接上拉结点 PU; 第十六 晶体管 M16, 用于在第一下拉选择信号为第一电平信号时开 启， 将第一晶体 管 Ml的栅极与第二电平信号输入端接通； 并在第一下拉选择信号为第二电 平信号时关断。

进一步地， 如图 10所示， 本发明实施例提供的移位寄存单元中还包括第 十七晶体管 M17;第十七晶体管 M17的第一极连接第一晶体管 Ml的第二极， 即该移位寄存单元的输出端， 第十七晶体管 M17的栅极接收第二下拉选择信 号， 第十七晶体管 M17的第二极连接第二电平信号输入端 23; 第十七晶体管 M17, 用于在第二下拉选择信号为第一电平信号时开 启， 将第一晶体管 Ml 的第二极， 即该移位寄存单元的输出端与第二电平信号输 入端接通， 与第一 晶体管 Ml—起将该移位寄存单元连接的扫描栅线的电� ��从第一电平变为第 二电平； 并在第二下拉选择信号为第二电平信号时关断 。

对于液晶显示领域或者有机发光二极管 （ Organic Light-Emitting Diode, OLED )领域的晶体管来说， 漏极和源极没有明确的区别， 因此本发明实施例 中所提到的晶体管的第一极可以为晶体管的源 极（或漏极）， 晶体管的第二极 可以为晶体管的漏极（或源极）。 如果晶体管的源极为第一极， 那么该晶体管 的漏极为第二极； 如果晶体管的漏极为第一极， 那么晶体管的源极为第二极。

若本发明实施例中提到的晶体管为 N型晶体管， 那么第一电平信号为高 电平信号， 第二电平信号为低电平信号， 第二电平信号输入端为低电平信号 输入端； 若本发明实施例中提到的晶体管为 P型晶体管， 那么第一电平信号 为低电平信号， 第二电平信号为高电平信号， 第二电平信号输入端为高电平 信号输入端。

为了进一步说明本发明实施例提供的移位寄存 单元， 下面以本发明实施 例中提到的晶体管为 N型晶体管为例，并结合图 11所示的时序图说明本发明 实施例提供的移位寄存单元的工作原理， 其中， 第一电平信号为高电平信号， 第二电平信号为低电平信号， 第二电平信号输入端为低电平信号输入端。

如图 11所示， 以第 n级移位寄存单元为例， 本发明实施例提供的移位寄 存单元（图 9和图 10 ) 的工作时序包含 6个阶段， 其中， 上拉选择信号为第 n-1级移位寄存单元输出的信号 OUT ( n-1 ) , 第一下拉选择信号为第 n+2级 移位寄存单元输出的信号 OUT ( n+2 ) , 第二下拉选择信号为第 n+1级移位寄 存单元输出的信号 OUT ( n+1 )。

第 1阶段： 时钟信号 CLK为低电平信号， 时钟阻碍信号 CLKB为高电平 信号， 上拉选择信号为高电平信号， 第十五晶体管 M15开启， 第一下拉选择 信号为低电平信号， 第十六晶体管 M16关断； 同时， 由于上拉结点 PU的信 号为高电平信号， 因此第四晶体管 M4开启， 第一下拉结点 PD1与第二电平 信号输入端 23、 即低电平信号输入端接通， 第一下拉结点 PD1的信号为低电 平信号， 第五晶体管 M5和第六晶体管 M6均关断； 由于上拉选择信号为高 电平信号， 因此第九晶体管 M9开启， 使得第十二晶体管 M12的栅极的信号 为高电平信号， 因此， 第十二晶体管 M12开启， 第二下拉结点 PD2与第二电 平信号输入端 23、 即低电平信号输入端接通， 第二下拉结点 PD2的信号为低 电平信号， 第十三晶体管 M13和第十四晶体管 M14均关断； 因此， 第一晶 体管 Ml的栅极和该移位寄存单元的输出端均与低电� ��信号输入端断开， 第 一晶体管 Ml的栅极， 即上拉结点 PU的信号为高电平信号， 第一晶体管 Ml 开启， 第 n级移位寄存单元输出的信号 OUT ( n ) 为低电平信号， 该移位寄 存单元连接的扫描栅线的电平为低电平。

第 2阶段： 时钟信号 CLK为高电平信号， 时钟阻碍信号 CLKB为低电平 信号， 上拉选择信号为低电平信号， 第十五晶体管 M15关断， 第一下拉选择 信号为低电平信号， 第十六晶体管 M16关断； 由于第一电容 C1的存储作用， 上拉结点 PU的信号依然为高电平信号， 因此第四晶体管 M4开启，第一下拉 结点 PD1与低电平信号输入端接通，第一下拉结点 PD1的信号为低电平信号， 第五晶体管 M5和第六晶体管 M6均关断；由于时钟信号 CLK为高电平信号， 第七晶体管 M7开启， 使得第二下拉结点 PD2的信号为低电平信号， 第十三 晶体管 M13和第十四晶体管 M14均关断； 因此，第一晶体管 Ml的栅极和该 移位寄存单元的输出端均与低电平信号输入端 断开， 第一晶体管 Ml的栅极， 即上拉结点 PU的信号为高电平信号，第一晶体管 Ml开启，第 n级移位寄存 单元输出的信号 OUT ( n )为高电平信号， 即通过第一晶体管 Ml对该移位寄 存单元连接的扫描栅线进行充电， 使得该移位寄存单元连接的扫描栅线的电 平变为高电平。 同时， 由于第一晶体管 Ml的第二极由第 1阶段的低电平信 号变为第 2阶段的高电平信号， 使得上拉结点 PU的电位进一步升高。

第 3阶段： 由于第一电容 C1的存储作用， 上拉结点 PU的信号依然为高 电平信号， 因此第四晶体管 M4开启， 第一下拉结点 PD1与低电平信号输入 端接通， 第一下拉结点 PD1的信号为低电平信号， 第五晶体管 M5和第六晶 体管 M6均关断； 同时， 由于第二下拉选择信号为高电平信号， 第十晶体管 M10开启， 使得第十二晶体管 M12的栅极信号为高电平信号， 因此， 第十二 晶体管 M12开启， 第二下拉结点 PD2与第二电平信号输入端 23、 即低电平 信号输入端接通， 第二下拉结点 PD2的信号为低电平信号， 第十三晶体管 M13和第十四晶体管 M14均关断； 因此， 第一晶体管 Ml的栅极和该移位寄 存单元的输出端均与低电平信号输入端断开； 由于第一下拉选择信号为低电 平信号， 第十六晶体管 M16关断， 上拉结点 PU的信号保持高电平信号， 第 一晶体管 Ml保持开启， 此时， 由于时钟信号 CLK为低电平信号， 由于在第 2阶段中该移位寄存单元连接的扫描栅线的电� �为高电平， 因此， 该移位寄 存单元连接的扫描栅线上的高电平信号可以通 过开启的第一晶体管 Ml变为 低电平信号。 因此， 可以通过该移位寄存单元中的第一晶体管 Ml实现对该 移位寄存单元连接的扫描栅线的电平的拉升和 降低。 另外， 在图 10中， 第二 下拉选择信号的高电平信号可以使第十七晶体 管 M17开启，从而使得该移位 寄存单元的输出端与低电平信号输入端接通， 因此， 在图 10所示的移位寄存 单元中， 移位寄存单元连接的扫描栅线上的高电平信号 不但可以通过开启的 第一晶体管 Ml改变为低电平信号， 还可以通过第十七晶体管 M17释放到低 电平信号输入端。

第 4阶段： 第一下拉选择信号为高电平信号， 第十六晶体管 M16开启， 上拉结点 PU与低电平信号输入端接通， 上拉结点 PU的信号为低电平信号， 第一晶体管 Ml关断， 该移位寄存单元不再将接收到的时钟信号输出 ； 由于 时钟信号 CLK为高电平信号， 使得第二晶体管 M2开启， 同时， 由于上拉结 点 PU的信号为低电平信号， 使得第四晶体管 M4关断， 因此第一下拉结点 PD1的信号为高电平信号， 第五晶体管 M5和第六晶体管 M6开启， 上拉结 点 PU和该移位寄存单元的输出端均与低电平信号� ��入端相连。 另外， 由于 第一下拉选择信号为高电平信号， 因此， 第十一晶体管 Mil开启， 使得第十 二晶体管 M12的栅极与低电平信号输入端相连， 这样可以将第十二晶体管 M12中的寄生电容存储的高电平信号释放到低电 平信号输入端， 该高电平信 号来源于第 1阶段的上拉选择信号以及第 3阶段的第二下拉选择信号， 避免 在后续阶段由于第十二晶体管 M12栅极的电位为高电位， 导致第十二晶体管 M12开启， 使得第二下拉结点 PD2的信号出现异常。

第 5阶段： 时钟信号 CLK为低电平信号， 时钟阻碍信号 CLKB为高电平 信号， 第八晶体管 M8开启， 同时由于上拉选择信号、 第一下拉选择信号和 第二下拉选择信号均为低电平信号， 因此， 第九晶体管 M9、 第十晶体管 M10 和第十一晶体管 Mil均关断， 使得第十二晶体管 M12关断， 因此， 第二下 拉结点 PD2的信号为高电平信号， 第十三晶体管 M13和第十四晶体管 M14 开启， 使得第一晶体管 Ml的栅极和该移位寄存单元的输出端均与低电� ��信 号输入端相连。

第 6阶段： 时钟信号 CLK为高电平信号， 时钟阻碍信号 CLKB为低电平 信号， 第二晶体管 M2开启， 由于上拉选择信号为低电平信号， 因此上拉结 点 PU的信号保持低电平信号，第四晶体管 M4关断， 因此第一下拉结点 PD1 的信号高电平信号， 第五晶体管 M5和第六晶体管 M6均开启， 使得第一晶 体管 Ml的栅极和该移位寄存单元的输出端均与低电� ��信号输入端相连。

之后， 依次重复地 5阶段和第 6阶段， 直至本发明实施例提供的移位寄 存单元接收到的上拉选择信号为高电平信号， 再重新开始执行第 1阶段。 其 中， 在第 1、 2、 3阶段中， 该移位寄存单元连接的扫描栅线被选中， 而在第 4、 5、 6阶段中， 该移位寄存单元连接的扫描栅线不再被选中。

在第 5阶段和第 6阶段， 第一下拉结点 PD1信号与时钟信号 CLK相同； 第二下拉结点 PD2的信号与时钟阻碍信号 CLKB相同； 第一下拉结点 PD1 的信号控制第五晶体管 M5和第六晶体管 M6均开启时， 第二下拉结点 PD2 的信号控制第十三晶体管 M13和第十四晶体管 M14均关断； 第一下拉结点 PD1的信号控制第五晶体管 M5和第六晶体管 M6均关断时， 第二下拉结点 PD2的信号控制第十三晶体管 M13和第十四晶体管 M14均开启。 这样可以 避免移位寄存单元对应的栅极线未被选中的时 间段内， 移位寄存单元中有某 些晶体管长时间开启， 导致这些晶体管的阈值电压偏移， 从而延长了包含移 位寄存单元的驱动电路的使用寿命。

P型晶体管与 N型晶体管的区别仅在于： P型晶体管在栅极接收到的信 号为低电平信号时开启， 而在栅极接收到的信号为高电平信号时关断； N型 晶体管在栅极接收到的信号为高电平信号时开 启， 而在栅极接收到的信号为 低电平信号时关断。 因此， 包含的晶体管均为 P型晶体管的移位寄存单元与 包含的晶体管均为 N型晶体管的移位寄存单元的工作原理类似， 在此不再赘 述。

本发明实施例还提供一种显示装置， 包括本发明实施例提供的移位寄存 单元。

上述本发明实施例序号仅仅为了描述， 不代表实施例的优劣。 发明的精神和范围。 这样， 倘若本发明的这些修改和变型属于本发明权利 要 求及其等同技术的范围之内， 则本发明也意图包含这些改动和变型在内。