本发明涉及显示器驱动技术， 尤其涉及一种移位寄存器单元、 移位寄存 器、 显示面板以及显示器。 背景技术

阵列基板行驱动（Gate Drive on Array, GOA )技术是一种将液晶显示器 栅极驱动电路 ( Gate Driver IC )集成在阵列 （Array )基板上的技术。 相比传 统的覆晶薄膜（ Chip On Flex, or, Chip On Film, COF )技术和芯片被直接绑定 在玻璃上（Chip on Glass, COG )技术， GOA技术有以下优点： （ 1 )将栅极 驱动电路集成在阵列基板上， 能有效降低生产成本； （2 )省去绑定（bonding ) 良率工艺， 能使产品良率和产能得到提升； ( 3 )省去栅极驱动电路绑定（ gate IC bonding )区域， 使显示面板（ panel )具有对称结构， 能实现显示面板的窄 边框化。

GOA技术存在诸多优点， 但 GOA技术也存在栅极高电平驱动范围 Vgh Margin不足、 高温横线不良 H-line及异常显示 （ Abnormal Display )等问题； 而造成这些问题的主要原因是充电阶段中 PU ( Pull Up )节点电压拉升不高、 以及消除噪声阶段中 PD ( Pull Down )节点电压不高。 发明内容

有鉴于此， 本发明的主要目的在于提供一种移位寄存器单 元、 移位寄存 器、 显示面板以及显示器， 能在充电阶段使 PU节点的电平迅速拉升， 也能 在噪声消除阶段保证 PD节点处于更高电位，有效消除 PU节点和信号输出端 OUTPUT的噪声， 提高画面品质。

本发明实施例提供了一种移位寄存器单元， 包括： 緩沖模块、 复位模块、 信号生成模块第一下拉模块和第二下拉模块， 所述緩沖模块连接信号输入端， 所述复位模块连接复位端、 电源端和所述緩沖模块的输出端， 并且用于在所 述复位端的复位信号的控制下将所述緩沖模块 的输出端复位至电源端的电 平； 所述第一下拉模块连接复位端、 电源端和信号输出端， 并且用于在所述 复位端的复位信号的控制下将所述信号输出端 下拉至电源端的电平； 所述信 号生成模块连接时钟端、 信号输出端和所述緩沖模块的输出端， 并且用于在 所述緩沖模块的输出端输出的信号的控制下将 所述时钟端的时钟信号输出至 所述信号输出端； 所述第二下拉模块连接下拉节点、 所述緩沖模块的输出端、 电源端和所述信号输出端， 并且用于在所述下拉节点的信号的控制下将所 述 信号输出端和所述緩沖模块的输出端下拉至所 述电源端的电平；其特征在于， 所述移位寄存器单元还包括保持模块， 所述保持模块连接所述緩沖模块的输 出端、 所述下拉节点和所述电源端， 并且用于在所述緩沖模块的输出端为高 电平时将所述下拉节点下拉到所述电源端的电 平。

在一个示例中， 所述緩沖模块包括第一薄膜晶体管， 所述第一薄膜晶体 管的栅极和漏极与信号输入端连接； 所述复位模块包括第二薄膜晶体管， 所 述第二薄膜晶体管的栅极与复位端连接， 所述第二薄膜晶体管的源极与电源 端连接， 所述第二薄膜晶体管的漏极与第一薄膜晶体管 的源极连接； 所述信 号生成模块包括第三薄膜晶体管以及与第三薄 膜晶体管连接的电容， 所述电 容的一端与所述第三薄膜晶体管的栅极连接， 电容的另一端分别与第三薄膜 晶体管的源极和信号输出端连接； 所述第一下拉模块包括第四薄膜晶体管， 所述第四薄膜晶体管的栅极与复位端连接， 所述第四薄膜晶体管的源极与电 源端连接， 所述第四薄膜晶体管的漏极与第三薄膜晶体管 的源极连接； 所述 第二下拉模块包括第十薄膜晶体管和第十一薄 膜晶体管； 所述第十薄膜晶体 管的栅极和所述第十一薄膜晶体管的栅极与所 述下拉节点连接， 所述第十薄 膜晶体管的源极和所述第十一薄膜晶体管的源 极与电源端连接， 所述第十薄 膜晶体管的漏极与第四薄膜晶体管的漏极连接 ， 所述第十一薄膜晶体管的漏 极与第二薄膜晶体管的漏极连接。

在一个示例中， 所述第一薄膜晶体管的栅极与信号输入端连接 ， 所述第 一薄膜晶体管的源极分别与第二薄膜晶体管的 漏极和第三薄膜晶体管的栅极 连接， 所述第一薄膜晶体管的漏极与信号输入端连接 ； 所述第二薄膜晶体管 的栅极分别与复位端和第四薄膜晶体管的栅极 连接， 所述第二薄膜晶体管的 源极分别与第四薄膜晶体管的源极和电源端连 接， 所述第二薄膜晶体管的漏 极与第三薄膜晶体管的栅极连接； 所述第三薄膜晶体管的源极分别与第四薄 膜晶体管的漏极和信号输出端连接， 所述第三薄膜晶体管的漏极与时钟端连 接； 所述第四薄膜晶体管的栅极与复位端连接， 所述第四薄膜晶体管的漏极 与信号输出端连接。 在一个示例中， 所述移位寄存器单元还包括保持模块， 所述保持模块包 括第六薄膜晶体管， 所述第六薄膜晶体管的栅极与所述第一薄膜晶 体管的源 极连接， 所述第六薄膜晶体管的源极与所述电源端连接 ， 所述第六薄膜晶体 管的漏极与所述下拉节点连接。

在一个示例中， 所述移位寄存器单元还包括保持模块， 所述保持模块包 括第五薄膜晶体管和第六薄膜晶体管。

在一个示例中， 所述第五薄膜晶体管的栅极分别与第一薄膜晶 体管的源 极、 第二薄膜晶体管的漏极、 第三薄膜晶体管的栅极连接； 所述第五薄膜晶 体管的源极分别与第二薄膜晶体管的源极、 第四薄膜晶体管的源极、 电源端 连接； 所述第五薄膜晶体管的漏极与时钟端连接； 所述第六薄膜晶体管的栅 极与第五薄膜晶体管的栅极连接， 所述第六薄膜晶体管的源极分别与第五薄 膜晶体管的源极、 第二薄膜晶体管的源极、 第四薄膜晶体管的源极、 电源端 连接； 所述第六薄膜晶体管的漏极与时钟端连接。

在一个示例中， 所述移位寄存器单元还包括第七薄膜晶体管， 所述第七 薄膜晶体管的栅极分别与第一薄膜晶体管的栅 极、 信号输入端连接； 所述第 七薄膜晶体管的源极分别与第二薄膜晶体管的 源极、第五薄膜晶体管的源极、 第六薄膜晶体管的源极、 第四薄膜晶体管的源极、 电源端连接； 所述第七薄 膜晶体管的漏极与第六薄膜晶体管的漏极连接 。

在一个示例中， 所述第六薄膜晶体管采用双栅结构的薄膜晶体 管。

在一个示例中，所述保持模块还包括第八薄膜 晶体管和第九薄膜晶体管； 其中，

所述第五薄膜晶体管的漏极与时钟端连接为： 所述第五薄膜晶体管的漏 极分别与第八薄膜晶体管的源极、 第九薄膜晶体管的栅极连接， 所述第八薄 膜晶体管的栅极和漏极与时钟端连接， 所述第九薄膜晶体管的漏极与时钟端 连接；

所述第六薄膜晶体管的漏极与时钟端连接为： 所述第六薄膜晶体管的漏 极与第九薄膜晶体管的源极连接， 所述第九薄膜晶体管的漏极分别与所述第 八薄膜晶体管的栅极和时钟端连接。

在一个示例中， 所述移位寄存器单元还包括第十二薄膜晶体管 ， 其中， 所述第五薄膜晶体管的栅极通过所述第十二薄 膜晶体管与所述第一薄膜晶体 管的源极、 第二薄膜晶体管的漏极、 第十一薄膜晶体管的漏极、 第三薄膜晶 体管的栅极连接。

所述第五薄膜晶体管的栅极与第十二薄膜晶体 管的源极连接， 所述第十 二薄膜晶体管的栅极分别与第一薄膜晶体管的 源极、第二薄膜晶体管的漏极、 第十一薄膜晶体管的漏极、 第三薄膜晶体管的栅极连接； 所述第十二薄膜晶 体管的漏极与第八薄膜晶体管的栅极和漏极、 第九薄膜晶体管的漏极连接。

本发明还提供了一种移位寄存器， 包括至少一个以上任一所述的移位寄 存器单元； 其中， 当所述移位寄存器单元为多个时， 所述多个移位寄存器单 元级联。

本发明又提供了一种显示面板， 其中， 所述显示面板包括以上所述的移 位寄存器， 所述移位寄存器作为所述显示面板的栅极驱动 器。

本发明又提供了一种显示器， 其中， 所述显示器包括以上所述的显示面 板。

本发明所提供的移位寄存器单元、 移位寄存器、 显示面板以及显示器， 具有以下的优点和特点：

本发明将第五薄膜晶体管的栅极与 PU节点连接， 且第六薄膜晶体管的 栅极通过第五薄膜晶体管的栅极与 PU节点连接； 或者， 将第五薄膜晶体管 的栅极通过第十二薄膜晶体管与 PU节点连接， 第六薄膜晶体管的栅极通过 第五薄膜晶体管的栅极、 第十二薄膜晶体管与 PU节点连接； 当 PU节点处于 高电平时， 具有上述电路结构的移位寄存器单元均能有效 消除 PU 节点和 OUTPUT的噪声。

此外， 本发明移位寄存器单元的电路中， 第七薄膜晶体管所在的位置能 将 PD节点的电压迅速拉低， 因此有利于 PU节点充电、 PU节点的电压保持。

本发明第六薄膜晶体管采用双栅结构的薄膜晶 体管， 能有效减小源极和 漏极间的电流， 以保证 PD节点处于更高电位， 进而能有效消除 PU节点和 OUTPUT的噪声。 附图说明

图 1为实施例 1移位寄存器单元的电路图一；

图 2为实施例 1的工作时序图；

图 3为实施例 1移位寄存器单元的电路图二；

图 4为实施例 2移位寄存器单元的电路图。 具体实施方式

下面将结合具体实施例及附图对本发明的实施 方式进行详细描述。

根据本发明实施例的一种移位寄存器单元包括 ： 緩沖模块、 复位模块、 信号生成模块、 第一下拉模块和第二下拉模块， 所述緩沖模块连接信号输入 端， 所述复位模块连接复位端、 电源端和所述緩沖模块的输出端， 并且用于 在所述复位端的复位信号的控制下将所述緩沖 模块的输出端复位至电源端的 电平； 所述第一下拉模块连接复位端、 电源端和信号输出端， 并且用于在所 述复位端的复位信号的控制下将所述信号输出 端下拉至电源端的电平； 所述 信号生成模块连接时钟端、 信号输出端和所述緩沖模块的输出端， 并且用于 在所述緩沖模块的输出端输出的信号的控制下 将所述时钟端的时钟信号输出 至所述信号输出端； 所述第二下拉模块连接下拉节点、 所述緩沖模块的输出 端、 电源端和所述信号输出端， 并且用于在所述下拉节点的信号的控制下将 所述信号输出端和所述緩沖模块的输出端下拉 至所述电源端的电平， 所述移 位寄存器单元还包括保持模块， 所述保持模块连接所述緩沖模块的输出端、 所述下拉节点和所述电源端， 并且用于在所述緩沖模块的输出端为高电平时 将所述下拉节点下拉到所述电源端的电平。

其中， 所述緩沖模块包括第一薄膜晶体管， 所述第一薄膜晶体管的栅极 和漏极与信号输入端连接； 所述复位模块包括第二薄膜晶体管， 所述第二薄 膜晶体管的栅极与复位端连接， 所述第二薄膜晶体管的源极与电源端连接， 所述第二薄膜晶体管的漏极与第一薄膜晶体管 的源极连接； 所述信号生成模 块包括第三薄膜晶体管以及与第三薄膜晶体管 连接的电容， 所述电容的一端 与所述第三薄膜晶体管的栅极连接， 电容的另一端分别与第三薄膜晶体管的 源极和信号输出端连接； 所述第一下拉模块包括第四薄膜晶体管， 所述第四 薄膜晶体管的栅极与复位端连接，所述第四薄 膜晶体管的源极与电源端连接， 所述第四薄膜晶体管的漏极与第三薄膜晶体管 的源极连接； 所述第二下拉模 块包括第十薄膜晶体管和第十一薄膜晶体管； 所述第十薄膜晶体管的栅极和 所述第十一薄膜晶体管的栅极与所述下拉节点 连接， 所述第十薄膜晶体管的 源极和所述第十一薄膜晶体管的源极与电源端 连接， 所述第十薄膜晶体管的 漏极与第四薄膜晶体管的漏极连接， 所述第十一薄膜晶体管的漏极与第二薄 膜晶体管的漏极连接。 在一个示例中， 所述第一薄膜晶体管的栅极与信号输入端连接 ， 所述第 一薄膜晶体管的源极分别与第二薄膜晶体管的 漏极和第三薄膜晶体管的栅极 连接， 所述第一薄膜晶体管的漏极与信号输入端连接 。

所述第二薄膜晶体管的栅极分别与复位端和第 四薄膜晶体管的栅极连 接，所述第二薄膜晶体管的源极分别与第四薄 膜晶体管的源极和电源端连接， 所述第二薄膜晶体管的漏极与第三薄膜晶体管 的栅极连接。

所述第三薄膜晶体管的源极分别与第四薄膜晶 体管的漏极和信号输出端 连接； 所述第三薄膜晶体管的漏极与时钟端连接；

所述第四薄膜晶体管的栅极与复位端连接， 所述第四薄膜晶体管的漏极 与信号输出端连接。

在一个示例中， 所述移位寄存器单元还包括保持模块， 所述保持模块包 括第六薄膜晶体管， 所述第六薄膜晶体管的栅极与所述第一薄膜晶 体管的源 极连接， 所述第六薄膜晶体管的源极与所述电源端连接 ， 所述第六薄膜晶体 管的漏极与所述下拉节点连接。

在另一个示例中，所述保持模块包括第五薄膜 晶体管和第六薄膜晶体管。 所述第五薄膜晶体管的栅极分别与第一薄膜晶 体管的源极、 第二薄膜晶 体管的漏极和第三薄膜晶体管的栅极连接； 所述第五薄膜晶体管的源极分别 与第二薄膜晶体管的源极、 第四薄膜晶体管的源极和电源端连接； 所述第五 薄膜晶体管的漏极与时钟端连接； 所述第六薄膜晶体管的栅极与第五薄膜晶 体管的栅极连接，所述第六薄膜晶体管的源极 分别与第五薄膜晶体管的源极、 第二薄膜晶体管的源极、 第四薄膜晶体管的源极和电源端连接； 所述第六薄 膜晶体管的漏极与时钟端连接。 在一个示例中， 所述移位寄存器单元还包括 第七薄膜晶体管， 所述第七薄膜晶体管的栅极分别与第一薄膜晶 体管的栅极 和信号输入端连接； 所述第七薄膜晶体管的源极分别与第二薄膜晶 体管的源 极、 第五薄膜晶体管的源极、 第六薄膜晶体管的源极、 第四薄膜晶体管的源 极和电源端连接；所述第七薄膜晶体管的漏极 与第六薄膜晶体管的漏极连接。

所述第六薄膜晶体管可以采用双栅结构的薄膜 晶体管。

在一个示例中，所述保持模块还包括第八薄膜 晶体管和第九薄膜晶体管。 在此情况下， 所述第五薄膜晶体管的漏极与时钟端连接为： 所述第五薄 膜晶体管的漏极分别与第八薄膜晶体管的源极 和第九薄膜晶体管的栅极连 接， 所述第八薄膜晶体管的栅极和漏极与时钟端连 接， 所述第九薄膜晶体管 的漏极与时钟端连接； 所述第六薄膜晶体管的漏极与时钟端连接为： 所述第 六薄膜晶体管的漏极与第九薄膜晶体管的源极 连接， 所述第九薄膜晶体管的 漏极与时钟端连接。 在一个示例中， 所述移位寄存器单元还包括第十二薄膜晶体管 ， 所述第 五薄膜晶体管的栅极通过所述第十二薄膜晶体 管与所述第一薄膜晶体管的源 极、 第二薄膜晶体管的漏极、 第十一薄膜晶体管的漏极和第三薄膜晶体管的 栅极连接。

在此情况下， 所述第五薄膜晶体管的栅极与第十二薄膜晶体 管的源极连 接， 所述第十二薄膜晶体管的栅极分别与第一薄膜 晶体管的源极、 第二薄膜 晶体管的漏极、 第十一薄膜晶体管的漏极和第三薄膜晶体管的 栅极连接； 所 述第十二薄膜晶体管的漏极与第八薄膜晶体管 的漏极、 第九薄膜晶体管的漏 极和时钟端连接。

实施例 1

图 1为实施例 1移位寄存器单元的电路图， 如图 1所示， 移位寄存器单 元包括： 第一薄膜晶体管 Ml至第十一薄膜晶体管 Mil ;信号输入端 INPUT、 信号输出端 OUTPUT, 时钟端 CLK、 复位端 RESET、 电源端 VSS以及一个 电容 C1; 其中，

所述第一薄膜晶体管 Ml的栅极分别与信号输入端 INPUT、 第七薄膜晶 体管 M7的栅极连接， 所述第一薄膜晶体管 Ml的源极分别与第三薄膜晶体 管 M3的栅极、 第五薄膜晶体管 M5的栅极、 第六薄膜晶体管 M6的栅极、 第 二薄膜晶体管 M2的漏极、 第十一薄膜晶体管 Mil的漏极连接， 所述第一薄 膜晶体管 Ml的漏极与信号输入端 INPUT连接；

所述第二薄膜晶体管 M2的栅极与第四薄膜晶体管 M4的栅极连接， 第 二薄膜晶体管 M2的源极分别与第十一薄膜晶体管 Mil的源极、 第七薄膜晶 体管 M7的源极、 第五薄膜晶体管 M5的源极、 第六薄膜晶体管 M6的源极、 第四薄膜晶体管 M4的源极、 第十薄膜晶体管 M10的源极连接；

第三薄膜晶体管 M3的源极分别与第四薄膜晶体管 M4的漏极、 第十薄 膜晶体管 M10的漏极连接， 第三薄膜晶体管 M3的漏极分别与第八薄膜晶体 管 M8的栅极和漏极、 第九薄膜晶体管的漏极连接；

第五薄膜晶体管 M5的漏极分别与第九薄膜晶体管 M9的栅极、 第八薄 膜晶体管 M8的源极连接；

第六薄膜晶体管 M6的漏极分别与第十薄膜晶体管 M10的栅极、第九薄 膜晶体管 M9的源极、 第七薄膜晶体管 M7的漏极、 第十一薄膜晶体管 Mil 的栅极连接；

所述电容 C1的一端与所述第三薄膜晶体管 M3的栅极连接， 电容 C1的 另一端分别与第三薄膜晶体管 M3的源极、 信号输出端 OUTPUT连接；

所述第三薄膜晶体管 M3的源极、 第四薄膜晶体管 M4的漏极、 第十薄 膜晶体管 M10的漏极均与信号输出端 OUTPUT连接；

所述第三薄膜晶体管 M3的漏极、 第八薄膜晶体管 M8的漏极和栅极、 第九薄膜晶体管 M9的漏极均与时钟端 CLK连接；

所述第二薄膜晶体管 M2的源极、 第十一薄膜晶体管 Mil的源极、 第七 薄膜晶体管 M7的源极、 第五薄膜晶体管 M5的源极、 第六薄膜晶体管 M6 的源极、 第四薄膜晶体管 M4的源极、 第十薄膜晶体管 M10的源极均与电源 端 VSS连接；

所述第二薄膜晶体管 M2的栅极、 第四薄膜晶体管 M4的栅极均与复位 端 RESET连接。

这里， 所述第六薄膜晶体管采用的结构可以为图 1中 M6所示的双栅结 构， 也可以为如图 3中 M6所示的单栅结构； 当第六晶体管采用双栅结构的 晶体管时， 由于双栅结构的晶体管能有效减小源极和漏极 间的电流， 因此能 保证 PD节点处于更高电位，进而能有效消除 PU节点和信号输出端 OUTPUT 的噪声。

图 2为实施例 1的工作时序图， 根据图 2所示的工作时序图， 实施例 1 所提供的移位寄存器单元的工作原理可以分为 如下五个阶段描述：

第一阶段： INPUT为高电平时， Ml导通， 则 PU节点为高电平， 且 PU 节点充电； RESET为氏电平， M2和 M4截止， 由于 M2和 M4截止， 因此能 保证 PU节点充电完全； INPUT为高电平， M7导通， 由于 M7的源极与 VSS 连接， 因此 PD节点被迅速下拉至低电平， 因此 M10和 Mil截止； PU节点 为高电平， M5导通， 由于 M5的源极与 VSS连接， 因此 PD_CN节点为低电 平； PD节点和 PD_CN节点同时为低电平， 有利于 PU节点的电压保持； 此 时， 又由于 PU节点为高电平， M3导通， 由于 CLK为氏电平， 因此 OUTPUT 输出低电平。 此阶段， 利用第七薄膜晶体管 M7将 PD节点的电压迅速拉低， 因此有 利于 PU节点充电、 PU节点的电压保持。

第二阶段： INPUT变为低电平， Ml截止， RESET仍为低电平， M2和 M4仍截止， 由于 C1的电荷保持作用， PU节点仍为高电平， M3导通，； 由 于 M3导通， CLK为高电平， 因此 OUTPUT输出高电平， 由于 C1的自举作 用， 使得 PU节点电压进一步提升； 由于 PU节点保持高电平状态， M6和 M5导通； 又由于 M6的源极、 M5的源极分别与 VSS连接， 因此， PD节点 和 PD_CN节点继续保持低电平状态， 因此 M10和 Mil继续保持截止。

在此阶段中， 由于 M5的栅极与 PU节点连接， 而 M6的栅极通过 M5 的栅极与 PU节点连接， 且此阶段中， PU节点为高电压， 又由于 C1的自举 作用使 PU节点的电压高于 OUTPUT的电压， 因此， 有利用消除 PU节点和 信号输出端 OUTPUT噪声。

第三阶段： INPUT仍为低电平， RESET变为高电平，则 M2和 M4导通， 由于 M2的源极与 VSS连接，所述 PU节点在此时被下拉至低电平； M4导通， 由于 M4的源极与 VSS连接， 所以 OUTPUT输出低电平； 由于 PU节点为低 电平， M6和 M5截止， 又由于 CLK为氐电平， M8和 M9截止， 因此， PD 节点和 PD_CN节点继续保持低电平状态， 因此 M10和 Mil继续保持截止。

第四阶段： INPUT仍为低电平， PU节点为低电平， M3截止， OUTPUT 继续输出低电平；由于 PU节点为低电平，所以 M6和 M5继续保持截止状态； 由于 CLK为高电平， M8导通， 则 PD_CN节点为高电平， M9导通， PD节 点为高电平； 由于 PD节点为高电平， Mil和 M10导通， 并且由于 M10和 Mil的源极与 VSS连接，因此， Mil能消除 PU节点噪声， M10能消除 OUTPUT 噪声。

在此阶段中， M6的栅极和源极同时为低电平， 当 M6采用双栅结构的薄 膜晶体管时， 由于所述双栅结构可有效减小源极和漏极间的 电流， 因此能保 证 PD节点处于更高电位， 进而能有效消除 PU节点和 OUTPUT的噪声。

第五阶段： INPUT仍为低电平， RESET仍为低电平， PU节点仍为低电 平， M3截止， OUTPUT继续输出低电平； PU节点为低电平， M6和 M5截 止， PD_CN节点保持高电平， M9导通； 由于 M9导通， 且 CKL为低电平， 因此 PD节点变为低电平。

根据本发明实施例 1 , PD节点占空比（duty cycle )略低于 50%, 有利于 延长 Mll、 M10的使用寿命； 这里， 所述占空比为在一段连续工作时间内 PD 节点为高电平的时间与总时间的比值。

此后， 移位寄存器单元重复第四阶段、 第五阶段的状态， 直至再次出现 如图 2所示第一阶段、 第二阶段、 第三阶段的状态， 则一帧画面刷新完成。

实施例 2

图 4为实施例 2移位寄存器单元的电路图， 如图 4所示， 移位寄存器单 元包括： 第一薄膜晶体管 Ml至第十二薄膜晶体管 M12;信号输入端 INPUT、 信号输出端 OUTPUT, 时钟端 CLK、 复位端 RESET、 电源端 VSS以及一个 电容 C1; 其中，

所述第一薄膜晶体管 Ml的栅极分别与信号输入端 INPUT、 第七薄膜晶 体管 M7的栅极连接， 所述第一薄膜晶体管 Ml的源极分别第二薄膜晶体管 的漏极、 第十一薄膜晶体管的漏极、 第十二薄膜晶体管的栅极、 第三薄膜晶 体管的栅极连接，所述第一薄膜晶体管 Ml的漏极与信号输入端 INPUT连接； 所述第二薄膜晶体管 M2的栅极与第四薄膜晶体管 M4的栅极连接， 第 二薄膜晶体管 M2的源极分别与第十一薄膜晶体管 Mil的源极、 第七薄膜晶 体管 M7的源极、 第五薄膜晶体管 M5的源极、 第六薄膜晶体管 M6的源极、 第四薄膜晶体管 M4的源极、 第十薄膜晶体管 M10的源极连接；

第三薄膜晶体管 M3的源极分别与第四薄膜晶体管 M4的漏极、 第十薄 膜晶体管 M10的漏极连接， 第三薄膜晶体管 M3的漏极分别与第八薄膜晶体 管 M8的栅极和漏极、 第九薄膜晶体管的漏极、 和第十二薄膜晶体管的漏极 连接；

所述第五薄膜晶体管 M5的栅极分别与第十二薄膜晶体管 M12的源极、 第六薄膜晶体管 M6的栅极连接， 第五薄膜晶体管 M5的漏极分别与第九薄 膜晶体管 M9的栅极、 第八薄膜晶体管 M8的源极连接；

第六薄膜晶体管 M6的漏极分别与第十薄膜晶体管 M10的栅极、第九薄 膜晶体管 M9的源极、 第七薄膜晶体管 M7的漏极、 第十一薄膜晶体管 Mil 的栅极连接；

所述电容 C1的一端与所述第三薄膜晶体管 M3的栅极连接， 电容 C1的 另一端分别与第三薄膜晶体管 M3的源极、 信号输出端 OUTPUT连接；

所述第三薄膜晶体管 M3的源极、 第四薄膜晶体管 M4的漏极、 第十薄 膜晶体管 M10的漏极均与信号输出端 OUTPUT连接； 所述第三薄膜晶体管 M3的漏极、 第八薄膜晶体管 M8的漏极和栅极、 第九薄膜晶体管 M9的漏极、 第十二薄膜晶体管 M12的漏极均与时钟 CLK 连接；

所述第二薄膜晶体管 M2的源极、 第十一薄膜晶体管 Mil的源极、 第七 薄膜晶体管 M7的源极、 第五薄膜晶体管 M5 的源极、 第六薄膜晶体管 M6 的源极、 第四薄膜晶体管 M4的源极、 第十薄膜晶体管 M10的源极均与电源 端 VSS连接；

所述第二薄膜晶体管 M2的栅极、 第四薄膜晶体管 M4的栅极均与复位 端 RESET连接。

这里， 所述第六薄膜晶体管可以为图 4中 M6所示的双栅结构， 也可以 为单栅结构。

值得注意的是， VSS为电源端， 该电源端 VSS—直为低电压状态； 且本 实施例将薄膜晶体管的开关端定义为栅极， 箭头所指向的方向定义为源极， 另一端定义为漏极。 另外， 本发明实施例中的薄膜晶体管均为 N型晶体管。

本发明实施例将第五薄膜晶体管 M5的栅极与 PU节点连接， 且第六薄 膜晶体管 M6的栅极通过第五薄膜晶体管 M5的栅极与 PU节点连接（如实施 例 1提供的移位寄存器单元所示 ); 或者， 将第五薄膜晶体管 M5的栅极通过 第十二薄膜晶体管 M12与 PU节点连接， 第六薄膜晶体管 M6的栅极通过第 五薄膜晶体管 M5的栅极、 第十二薄膜晶体管 M12与 PU节点连接 (如实施 例 2提供的移位寄存器单元所示）； 当 PU节点处于高电平时， 具有上述电路 结构的移位寄存器单元均能有效消除 PU节点和 OUTPUT的噪声。

根据本发明实施例， 还提供了一种移位寄存器， 包括至少一个以上任一 所述的移位寄存器单元； 其中， 当所述移位寄存器单元为多个时， 所述多个 移位寄存器单元级联。

根据本发明实施例， 还提供了一种显示面板， 其中， 所述显示面板包括 以上所述的移位寄存器， 所述移位寄存器作为所述显示面板的栅极驱动 器。

根据本发明实施例， 还提供了一种显示器， 其中， 所述显示器包括以上 所述的显示面板。

以上所述， 仅为本发明的较佳实施例而已， 并非用于限定本发明的保护 范围。