Sigma-Delta Modulatoren sind in der Digitaltechnik bekannt.

Aufgrund ihrer Übertragungscharakteristik (Allpassfilter für das Eingangssignal, Hochpassfilter für das Quantisierungsrau- schen) werden sie in Verbindung mit einem programmierbaren Frequenzteiler für die direkte oder indirekte Modulation ei- nes analogen Sendesignals benutzt. Diese Techniken weisen ei- nen weiten Anwendungsbereich auf und kommen z. B. im DECT (Digital European Communications Transmission) Standard oder bei Bluetooth-Systemen zum Einsatz.

Bei der indirekten Modulation wird eine PLL- (Phase Locked Lo- op : Nachlaufsynchronisations-) Schaltung als Modulator einge- setzt. PLL-Schaltungen weisen eine große Flexibilität bezüg- lich einsetzbarer Referenzfrequenzen bei einer geforderten Frequenzauflösung am Ausgang der PLL-Schaltung auf und bieten kurze Einschwingdauern. Die Modulation wird über einen im Rückkoppelzweig der PLL-Schaltung angeordneten programmierba- re Frequenzteiler vorgenommen, welcher von einer Program- miereinrichtung gemäß einem Modulationssignal angesteuert bzw. programmiert wird. Vorzugsweise kommen sogenannte Frak- tional-N PLL-Schaltungen zum Einsatz. Fraktional-N PLL-Schal- tungen ermöglichen eine Frequenzteilung durch N, wobei N nicht notwendigerweise ein ganze Zahl sein muß (sogenannte fraktionale Synthesetechnik). Bei der fraktionalen Synthese- technik werden die bei einer ganzzahligen Teilung in einem PLL auftretenden Störungen durch Seitenlinien im Spektrum um- gangen.

Es sind bereits Programmiereinrichtungen für Fraktional-N PLL-Schaltungen bekannt, die einen Sigma-Delta Modulator ent- halten.

In der U. S.-Patentschrift 4,965,531 ist ein Fraktional-N PLL- Frequenzsynthesizer beschrieben. Die fraktionale Frequenztei- lung wird durch einen Ein-Bit-Sigma-Delta Programmierer zwei- ter oder höherer Ordnung bewirkt, welcher einen einstufigen Zwei-Modulus-Frequenzteiler oder, in einem anderen Ausfüh- rungsbeispiel, einen zweistufigen Multi-Modulus-Frequenz- teiler ansteuert. Ferner ist in der Schrift erwähnt, daß der Sigma-Delta Programmierer auch einen Mehr-Bit-Ausgang aufwei- sen kann.

In der U. S.-Patentschrift 6,008,703 ist ein weiterer Fraktio- nal-N PLL-Frequenzsynthesizer angegeben. Der Schaltkreis um- faßt einen fraktionalen Frequenzteiler, welcher aus einem Sigma-Delta-Modualtor als Programmiereinrichtung und einem Multi-Modulus-Frequenzteiler in der Rückkoppelschleife der PLL-Schaltung besteht. Der Sigma-Delta-Modulator erzeugt ein Teilersignal einer Wortbreite von sechs Bit. Der Multi- Modulus-Frequenzteiler besteht aus einer Multi-Modulus- 4/5/6/7-Teilerstufe mit einem Eingang für zwei Bits und vier kaskadierten 2/3-Teilerstufen, die jeweils einen Ein-Bit- Eingang aufweisen. Auf diese Weise ist eine Frequenzteilung erreichbar, die einem"Schlucken"einer Anzahl von 0 bis 63 Perioden (2s) des Ausgangssignals des spannungsgesteuerten Oszillators entspricht (Pulse-Swallowing-Prinzip).

In der Offenlegungsschrift DE 199 29 167 AI ist eine Zwei- Punkt-Modulation mittels einer PLL-Schaltung beschrieben. Die Modulation wird zum einen über einen Sigma-Delta Fraktional-N Frequenzteiler im Rückkoppelzweig der Schaltung und zum ande- ren über das Einspeisen des (zuvor einer Analogwandlung un- terzogenen) Modualtionssignals an einem Summationspunkt am Eingang des spannungsgesteuerten Oszillators vorgenommen.

In der U. S.-Patentschrift 6,044,124 ist eine Sigma-Delta Pro- grammiereinrichtung für einen programmierbaren Frequenzteiler beschrieben. Die Sigma-Delta Programmiereinrichtung umfaßt eine Einheit bestehend aus einem Sigma-Delta Modulator, einem Dither-Funktionsmodulator und einen von dem Ausgangssignal des Dither-Funktionsmodulators gesteuerten Schalter, welcher ein Steuersignal für den fraktionalen Anteil der Frequenztei- lung liefert. Ein Addierer addiert dieses Steuersignal für den fraktionalen Anteil der Frequenzteilung mit einem Steuer- signal für den ganzzahligen Teileranteil. Das Ausgangssignal des Addierers wird zur Programmierung des programmierbaren Frequenzteilers eingesetzt.

Das frequenzbegrenzende Element einer solchen PLL-Schaltung ist der Frequenzteiler. Dies gilt insbesondere dann, wenn der Frequenzteiler als integriertes Bauteil in einem reinen CMOS- Prozeß realisiert ist. Dabei ist zu beachten, daß in bezug auf die Frequenzbegrenzung die Verwendung ungerader Teiler- faktoren (Divisoren) zur Programmierung des Frequenzteilers wesentlich kritischer ist als die Verwendung gerader Diviso- ren. Daher wird angestrebt, das Auftreten ungerader Divisoren zur Ansteuerung eines programmierbaren Frequenzteilers zu vermeiden. Bisher gelingt die Erzeugung von ausschließlich geraden Divisoren nur dann, wenn die Programmiereinrichtung zur Ansteuerung des Frequenzteilers aus kompliziert aufgebau- ten Multibit-Sigma-Delta Modulatoren bestehend aus einem Kom- parator mit mehreren Entscheiderschwellen aufgebaut ist. Dies- macht einen hohen Design-und Fertigungsaufwand erforderlich.

Der Erfindung liegt die Aufgabe zugrunde, eine Sigma-Delta Programmiereinrichtung sowie ein Programmierverfahren zu schaffen, welche bzw. welches in einfacher Weise nur gerade Ausgangswerte (Divisoren) für die Programmierung einer Ein- richtung wie z. B. einen programmierbaren Frequenzteiler er- zeugt. Darüber hinaus zielt die Erfindung auch darauf ab,

einfach aufgebaute Anordnungen für direkte und indirekte Mo- dulatoren anzugeben.

Die Erfindung wird durch die Merkmale der unabhängigen An- sprüche gelöst.

Dadurch, daß dem Sigma-Delta Modulator neben den N-L nieder- wertigen Bits, welche die Nachkommastellen des Datenwortes des Modulationssignals repräsentieren, auch das Bit der nie- derwertigsten Vorkommastelle dieses Datenworts zugeleitet wird, wird eine Rechtsverschiebung des ganzzahligen Anteils des Datenwortes um eine Binärstelle und damit eine Muliplika- tion desselben mit dem Faktor 0,5 erreicht. Die Auflösung des Sigma-Delta Modulators muß aufgrund der einen zusätzlichen Stelle um ein Bit größer als bei einem Sigma-Delta Modulator gemäß herkömmlicher Implementierung sein. Nach der Addition des um eine Stelle nach rechts verschobenen (und um sein nie- derwertigstes Bit verkürzten) ganzzahligen Anteils des Daten- wortes mit dem Ausgang des Sigma-Delta Modulators im Addierer erfolgt eine Multiplikation mit dem Wert 2. Dadurch wird das Datenwort wieder in den korrekten Wertebereich umgesetzt und außerdem wird auf diese Weise gewährleistet, daß der am Aus- gang des Multiplizierers gelieferte Divisor stets eine gerade ganze Zahl ist.

Vorzugsweise handelt es sich bei dem Sigma-Delta Modulator um einen Sigma-Delta Modulator, der ausschließlich aus Einzel- Bit Entscheidern (einem Komparator mit nur einer Entscheider- schwelle) aufgebaut ist. Auf diese Weise wird ein minimaler Entwurfs-und Realisierungsaufwand für die Sigma-Delta Pro- grammiereinrichtung erzielt.

Eine bevorzugte Anwendung der erfindungsgemäßen Sigma-Delta Programmiereinrichtung ist die Verwendung zur Ansteuerung ei- nes programmierbaren Frequenzteilers, welcher sich in der Rückkoppelschleife einer PLL-Schaltung befindet. Auf diese Weise wird gewährleistet, daß für die fraktionale Frequenz-

teilung zu jedem Zeitpunkt geradzahlige Divisorwerte (die Ausgangswerte der Sigma-Delta Programmiereinrichtung) einge- setzt werden. Der gemäß der Erfindung hierfür erforderliche Zusatzaufwand (Sigma-Delta Modulator mit um ein Bit erhöhter Auflösung, zusätzlicher Multiplizierer) ist gering.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nachfolgend anhand eines Ausführungsbei- spiels unter Bezugnahme auf die Zeichnung beschrieben ; in dieser zeigt : Fig. 1 ein Blockschaltbild zur Erläuterung einer erfin- dungsgemäßen Fraktional-N PLL-Schaltung ; Fig. 2 ein Blockschaltbild zur Erläuterung einer Sigma- Delta Programmiereinrichtung nach dem Stand der Technik ; Fig. 3 ein Blockschaltbild zur Erläuterung einer Sigma- Delta Programmiereinrichtung nach der Erfindung.

Fig. 1 zeigt einen Frequenzsynthesizer, mit welchem ein Aus- gangssignal einer Frequenz Four aus einem Eingangs-oder Refe- renzsignal der Frequenz FREF hergestellt wird. Das Ausgangs- signal der Frequenz For ist durch ein digitales Modualtions- signal modulierbar.

Der Frequenzsynthesizer umfaßt eine PLL-Schaltung 10 und eine an geeigneten Punkten mit der PLL-Schaltung 10 gekoppelte Schaltung 11, mittels welcher eine Modulation des Ausgangs- signals der PLL-Schaltung 10 vorgenommen wird.

Die PLL-Schaltung 10 weist einen Phasendetektor PFD (Phase- Frequency-Detector) 12 auf, dem das Referenzsignal der festen Frequenz FREF sowie ein rückgekoppeltes Frequenzteilersignal

13 zugeführt wird. Das Referenzsignal wird beispielsweise von einem Schwingquarz abgeleitet. Der Phasendetektor 12 ver- gleicht die Phasen der beiden erhaltenen Frequenzen und er- zeugt ein Steuersignal 17, welches der Phasendifferenz der beiden erhaltenen Signale entspricht. Das Steuersignal 17 wird einem Schleifenfilter LF (Loop Filter) 14 zugeführt, welches ein Tiefpassfilter ist und das Steuersignal 17 glät- tet. Der Ausgang des Schleifenfilters 14 durchläuft einen op- tionalen Summationspunkt 15 (welcher lediglich bei einer Zwei-Punkt-Modulation vorhanden ist) und wird einem span- nungsgesteuerten Oszillator VCO (Voltage Controlled Oscilla- tor) 16 eingespeist. Der Ausgang des spannungsgesteuerten Os- zillators 16 liefert einerseits das Ausgangssignal der PLL- Schaltung 10 und wird andererseits über einen programmierba- ren Frequenzteiler DIV 18 dem Frequenzdetektor 12 als Fre- quenzteilersignal 13 zurückgeführt. Der programmierbare Fre- quenzteiler 18 ist üblicherweise als Multi-Modulus Frequenz- teiler (Multimodulus Frequency Divider) ausgeführt.

Die Wirkungsweise der PLL-Regelschleife 10 ist derart, daß die Frequenz Four des Ausgangssignals der Regelschleife 10 im Gleichgewichtszustand exakt dem durch den Frequenzteiler 18 festgelegten Vielfachen der Referenzfrequenz FREF entspricht.

Das der PLL-Frequenzsynthese zugrunde liegende Trägersignal sowie das digitale Modulationssignal zur Trägermodulation werden in bekannter Weise über die Schaltung 11 und den pro- grammierbaren Frequenzteiler 18 in die PLL-Schaltung 10 ein- gespeist. Hierfür wird das digitale Modulationssignal über einen Summationspunkt 19 dem Trägersignal hinzuaddiert. Das sich ergebende modulierte Trägersignal 21 wird einem Sigma- Delta Programmierer (AS PROG) 20 in Form einer Folge aufein- anderfolgender Frequenzwörter eingespeist. Der Sigma-Delta Programmierer 20 erzeugt ein Divisor-Steuersignal 23 für den programmierbaren Frequenzteiler 18. Das Divisor-Steuersignal 23 besteht aus einer Folge von Datenworten. Jedes Datenwort repräsentiert eine ganze Zahl. Bei Erhalt eines jeden Daten-

wortes wird der Frequenzteiler 18 so programmiert, daß er die erhaltene Frequenz Fout mit dem Kehrwert der ganzen Zahl mul- tipliziert.

Das Einbringen der Modulation über den programmierbaren Fre- quenzteiler 18 in die PLL-Schaltung 10 bewertet das Modulati- onssignal mit einer Tiefpassfunktion. Dadurch wird die Modu- lationsbandbreite im allgemeinen auf Bandbreitenwerte einge- schränkt, die kleiner als die PLL-Bandbreite sind. Um ein im wesentlichen frequenzunabhängiges Übertragungsverhalten der PLL-Schaltung 10 zu erzielen, wird in optionaler Weise die 2- Punkt-Modualtionstechnik eingesetzt. Bei dieser Technik wird das modulierte Trägersignal 21 einem Digital-Analog-Wandler DAC (Digital Analog Converter) 22 zugeleitet. Dieser setzt das modulierte Trägersignal 21 in ein analoges Signal um, welches an einem Punkt mit Hochpass-Charakteristik in die PLL-Schaltung 10 eingespeist wird.

Die Verwendung einer Sigma-Delta Programmiereinrichtung zur Ansteuerung eines Multi-Modulus Frequenzteilers ist im Stand der Technik bekannt, siehe z. B. die eingangs erwähnte U. S.- Patentschrift 6,044,124. Durch die Verwendung eines Sigma- Delta Modulators in der Programmiereinrichtung können sehr feine Quantisierungsstufen der eingebrachten Phase des modu- lierten Trägersignals 21 erreicht werden. Fig. 2 verdeutlicht den Aufbau eines bekannten Sigma-Delta Programmierers 20'.

Eingangsseitig 21 wird dem bekannten Sigma-Delta Programmie- rer 20'ein Frequenzwort zugeleitet, welches eine Wortbreite von N Bit aufweist. In dem Programmierer 20'wird nun der ra- tionale Anteil (M-Bit) des N-Bit Frequenzwortes einem Sigma- Delta Modulator 25'zugeführt. Die M Bit repräsentieren die Nachkommastellen des Frequenzwortes, d. h. sind den Wertigkei- ten 2-1, 2-2, 2-3,..., usw. zugeordnet. Die Vorkommastellen, das heißt der ganzzahlige Anteil des Frequenzwortes, umfaßt die restlichen L=N-M Bit. Dieser ganzzahlige Anteil wird von dem N-Bit Frequenzwort abgetrennt und einem Addierer 24 zuge- leitet. Der andere Eingang des Addierers 24 wird von dem Aus-

gang des Sigma-Delta Modulators 25'gespeist. Der Sigma-Delta Modulator 25'weist eine interne Auflösung von M-Bit auf und gibt ein Ausgabesignal einer Wortbreite von K Bit aus. Das K- Bit Binärwort repräsentiert eine ganze Zahl.

Der Addierer 24 berechnet aus den erhaltenen Bitworten eine ganze Zahl D'. Aufgrund der Addition erhöht sich die Wort- breite des Ausgangssignals des Addierers 24 auf Max (K, L) +1.

Bei der Addition können im allgemeinen sowohl gerade als auch ungerade ganze Zahlen D'als Ergebnis entstehen. Dies hat zur Folge, daß der programmierbare Frequenzteiler 18, welcher von dem Ausgangssignal 23'des Addierers 24 angesteuert und in ständiger Wiederholung umprogrammiert wird, eine Frequenztei- lung mit einem geraden oder einem ungeraden Divisor D'vor- nimmt.

Fig. 3 zeigt den Aufbau eines erfindungsgemäßen Sigma-Delta Programmierers 20. Dieselben oder vergleichbare Funktionsele- mente wie in Fig. 2 sind mit denselben Bezugszeichen gekenn- zeichnet. Bei dem erfindungsgemäßen Sigma-Delta Programmierer 20 handelt es sich ebenfalls um einen digitalen Mehr-Bit-Pro- grammierer. Analog zum Stand der Technik wird diesem das mo- dulierte Trägersignal 21 in Form einer Folge von N-Bit Fre- quenzwörtern zugeleitet. Der wesentliche Unterschied zum Stand der Technik (Fig. 2) besteht nun darin, daß der Sigma- Delta Modulator 25 ein Bit mehr als den rationalen Anteil des Frequenzwortes verarbeitet. Mit anderen Worten wird das N-Bit Frequenzwort in einen ersten Anteil bestehend aus den L-1 hö- herwertigen Bits und einen zweiten Anteil bestehend aus den restlichen M+1 niederwertigeren Bits zerlegt. Dem Sigma-Delta Modulator 25, welcher eine interne Auflösung von M+1 Bit auf- weist, wird der aus den niederwertigeren M+1 Bit bestehende Anteil des Frequenzwortes zugeleitet. Dieser Anteil wird ei- ner Sigma-Delta Modulation unterzogen. Der höherwertigere (L-1)-Bit Anteil wird dem Addierer 24 zugeleitet, wobei das niederwertigste Bit dieses Anteils, welches die Wertigkeit 21 besitzt, dem Addierereingang der Wertigkeit 2° zugeführt

wird, das Bit der Wertigkeit 22 dem Addierereingang der Wer- tigkeit 21 zugeführt wird, u. s. w.. Dies entspricht einer Di- vision des ganzzahligen Anteils des Frequenzwortes durch den Wert 2 und-sofern das dabei erhaltene Ergebnis keine ganze Zahl ist (d. h. der ganzzahlige Anteil des Frequenzwortes eine ungerade Zahl ist)-einer Abrundung auf die nächst kleinere ganze Zahl.

Durch die Addition des auf diese Weise erhaltenen Bitwortes mit dem Ausgang des Sigma-Delta Modulators 25 (Wortbreite K) ergibt sich ein ganzzahliges Bitwort der Wortbreite Max (K, L- 1) +1. Um eine Abbildung in den korrekten Wertebereich zu er- zielen, daß heißt die Teilung durch den Wert 2 rückgängig zu machen, wird dieses Bitwort einem Multiplizierer 26 zuge- führt. Dieser nimmt eine Multiplikation mit dem Faktor 2 vor, das heißt verschiebt das von dem Addierer 24 erhaltene Bit- wort um eine Binärstelle noch links. Das am Ausgang des Mul- tiplizierers 26 bereitstehende. Divisor-Steuersignal weist so- mit stets geradzahlige Werte D auf. Diese werden wie bereits erwähnt in dem programmierbaren Frequenzteiler 18 als Diviso- ren verwendet.

Der besondere Vorteil des erfindungsgemäßen Sigma-Delta Pro- grammierers 20 besteht darin, daß er in sehr einfacher Weise aus dem konventionellen Sigma-Delta Programmierer 20'entwik- kelt werden kann. Die gesamte Peripherie zur Erzeugung des modulierten Trägersignals 21 (Frequenzeingangswort) sowie die Architektur des verwendeten Sigma-Delta Programmierers blei- ben unverändert. Es muss lediglich die Auflösung des Sigma- Delta Modulators 25 um ein Bit erweitert und am Ausgang des konventionellen Sigma-Delta Programmierers 20'ein Multipli- zierer 26 hinzugefügt werden.

Durch die erfindungsgemäße Vorgehensweise wird das Rauschen in der PLL-Schaltung 10 um 6dB verschlechtert. Dies liegt darin begründet, daß aufgrund der unveränderten Ordnung und Referenzfrequenz das Rauschen im erfindungsgemäßen Sigma-