In verschiedenen Schaltungsanwendungen werden gleichzeitig Transistoren mit sehr unterschiedlichen Eigenschaften benö- tigt, die in verschiedenen Technologien herstellbar sind. Ein Beispiel dafür sind EEPROM-Anwendungen, in denen als Spei- chertransistoren MOS-Transistoren mit Floating Gate und Kon- trollgate, die mit Spannungen von maximal 5 Volt betrieben werden, verwendet werden und in denen zum Programmieren der Speichertransistoren sogenannte Hochvolttransistoren verwen- det werden, die höhere Spannungen, insbesondere 10 bis 20 Volt, schalten. Weitere Beispiele fUr derartige Anwendungen sind Smart Power-Schaltungen.

Es ist bekannt, bei der Herstellung einer EEPROM-Anordnung, die erforderlichen Hochvolttransistoren in demselben Prozeß herzustellen, in dem auch die Speichertransistoren herge- stellt werden (siehe zum Beispiel Seiichi Mori :"High Speed Sub-halfmicron Flash Memory Technology", 1994 Symposium on VLSI Technology, p 53). Die nachteiligen Auswirkungen der für die Herstellung der Hochvolttransistoren erforderlichen Pro- zeßschritte auf die Eigenschaften der Speichertransistoren werden dabei in Kauf genommen.

Der Erfindung liegt die Aufgabe zugrunde, einen MOS- Transistor anzugeben, der gleichzeitig mit Transistoren einer anderen Technologie herstellbar ist, ohne die Eigenschaften der Transistoren der anderen Technologie nachteilig zu beein-

flussen. Ferner soll ein Verfahren zur Herstellung eines der- artigen MOS-Transistors angegeben werden.

Diese Aufgabe wird gelöst durch einen MOS-Transistor gemäß Anspruch 1 sowie durch ein Verfahren zu dessen Herstellung gemäß Anspruch 10. Weitere Ausgestaltungen der Erfindung ge- hen aus den übrigen Ansprüchen hervor.

Der MOS-Transistor umfaßt ein erstes Source-/Drain-Gebiet und ein zweites Source-/Drain-Gebiet, die in einem Halbleitersub- strat angeordnet sind. Als Halbleitersubstrat ist insbesonde- re ein monokristallines Siliziumsubstrat oder die monokri- stalline Siliziumschicht eines SOI-Substrats geeignet. Zwi- schen dem ersten Source-/Drain-Gebiet und dem zweiten Source- /Drain-Gebiet ist ein Graben angeordnet, dessen Tiefe größer als die Tiefe des ersten Source-/Drain-Gebietes und des zwei- ten Source-/Drain-Gebietes ist. Die Oberfläche des Grabens ist mit einem Gatedielektrikum versehen. In dem Graben ist eine Gateelektrode angeordnet, deren Ausdehnung in Richtung der Tiefe des Grabens maximal gleich der Tiefe des Grabens ist. Der MOS-Transistor weist ein Kanalgebiet auf, das zwi- schen dem ersten Source-/Drain-Gebiet und dem zweiten Source- /Drain-Gebiet angeordnet ist und im Halbleitersubstrat ent- lang der Oberfläche des Grabens verläuft. Beim Schalten des Transistors wird daher ein Strompfad entlang der Oberfläche des Grabens geschlossen oder unterbrochen.

Es ist ein Isolationsgraben vorgesehen, der den MOS- Transistor umgibt. Der Isolationsgraben ist mit einer isolie- renden Füllung versehen und weist eine Tiefe auf, die im we- sentlichen der Tiefe des Grabens entspricht. Vorzugsweise wird der Isolationsgraben gleichzeitig mit dem Graben geöff- net. Für die Grabenätzung ist somit keine zusätzliche Photo- technik erforderlich.

Da in dem MOS-Transistor das Gateoxid und die Gateelektrode vollständig im Graben angeordnet sind und das Kanalgebiet

entlang der Oberfläche des Grabens angeordnet ist, ist dieser MOS-Transistor vor der Herstellung von Transistoren anderer Technologie herstellbar. Dabei liegt es im Rahmen der Erfin- dung, daß die Gateelektrode den Graben vollständig ausfüllt oder daß oberhalb der Gateelektrode eine planarisierende Struktur den Graben auffüllt. Das Halbleitersubstrat weist nach der Herstellung des MOS-Transistors eine ebene Oberflä- che auf und ist zur Herstellung der anderen Transistoren in einer anderen Technologie geeignet.

Der MOS-Transistor ist insbesondere geeignet als Hochvolt- transistor für eine EEPROM-Anordnung. Da das Kanalgebiet ent- lang der Oberfläche des Grabens verlauft, ist der Platzbedarf des MOS-Transistors im Vergleich zu einem pianaren MOS- Transistor reduziert. Die für Hochvolttransistoren erforder- liche höhere Dicke des Gatedielektrikums im Vergleich zu den Speichertransistoren hat keine Auswirkung auf die Speicher- transistoren, da das Gatedielektrikum nur an der Oberfläche des Grabens angeordnet ist. Auch die Kanalimplantation für den Hochvolttransistor beeinflußt nur die Grabenoberfläche.

Der MOS-Transistor kann sowohl als n-Kanal-MOS-Transistor als auch als p-Kanal-MOS-Transistor gebildet werden. Für die An- wendung als Hochvolt-MOS-Transistor einer EEPROM-Anordnung ist es vorteilhaft, wenn der MOS-Transistor als n-Kanal-MOS- Transistor eine n+-dotierte Gateelektrode und als p-Kanal- MOS-Transistor eine p+-dotierte Gateelektrode aufweist. In diesem Fall ist sichergestellt, daß sowohl der n-Kanal-MOS- Transistor als auch der p-Kanal-MOS-Transistor sogenannte Surface-channel-Transistoren sind, in denen sich ein leiten- der Kanal an der Grenzfläche des Substrats zum Gatedielektri- kum ausbildet.

Für die Anwendung des MOS-Transistors als Hochvolt-MOS- Transistor ist es vorteilhaft, ein erstes Diffusionsgebiet vorzusehen, das zwischen dem ersten Source-/Drain-Gebiet und dem Kanalgebiet angeordnet ist und das an das erste Source-

/Drain-Gebiet und an das Kanalgebiet angrenzt. Das erste Dif- fusionsgebiet ist dabei von demselben Leitfähigkeitstyp wie das erste Source-/Drain-Gebiet dotiert, es weist eine gerin- gere Dotierstoffkonzentration als das erste Source-/Drain- Gebiet auf. In der Schaltung wird das erste Source-/Drain- Gebiet als Drain verschaltet. tuber das erste Diffusionsgebiet fällt ein Teil der zwischen dem ersten Source-/Drain-Gebiet und dem zweiten Source-/Drain-Gebiet anliegenden Spannung ab, so daß über das Kanalgebiet nur eine geringere Spannung ge- schaltet werden muß.

Im Hinblick auf den reduzierten Platzbedarf des MOS- Transistors ist es vorteilhaft, das erste Diffusionsgebiet mindestens teilweise unterhalb des ersten Source-/Drain- Gebietes anzuordnen. Auf diese Weise wird der Platzbedarf parallel zur Oberfläche des Halbleitersubstrats reduziert.

Vorzugsweise ist der MOS-Transistor so ausgestaltet, daß das erste Source-/Drain-Gebiet nicht an die Oberfläche des Gra- bens unmittelbar angrenzt. Dadurch wird die Spannungsfestig- keit zwischen der Gateelektrode und dem ersten Source-/Drain- Gebiet erhöht. Insbesondere werden Spannungsspitzen sowie ein Band zu Band Tunneln an der Kante der Gateelektrode vermie- den. Diese Ausgestaltung des MOS-Transistors kann dadurch realisiert werden, daß das erste Diffusionsgebiet mindestens teilweise zwischen der Oberfläche des Grabens und dem ersten Source-/Drain-Gebiet angeordnet ist. Da das erste Diffusions- gebiet als Widerstand wirkt, über den ein Teil der Spannung abfällt, ist auf diese Weise die an der Kante des Grabens wirksame Spannung reduziert.

Alternativ wird diese Ausgestaltung dadurch realisiert, daß eine erste Isolationsstruktur vorgesehen ist, die zwischen der Gateelektrode und dem ersten Source-/Drain-Gebiet ange- ordnet ist. Die erste Isolationsstruktur grenzt damit an die Oberfläche des Halbleitersubstrats an und weist eine Tiefe auf, die größer ist als die Tiefe des ersten Source-/Drain-

Gebietes. Auf diese Weise wird die Isolation zwischen der Ga- teelektrode und dem ersten Source-/Drain-Gebiet, an das hohe Spannung anliegt, verbessert.

Im Hinblick auf einen vereinfachten Schaltungsentwurf ist es vorteilhaft, ein zweites Diffusionsgebiet vorzusehen, das von demselben Leitfähigkeitstyp wie das zweite Source-/Drain- Gebiet dotiert ist, das jedoch eine geringere Dotierstoffkon- zentration als das zweite Source-/Drain-Gebiet aufweist und das zwischen dem zweiten Source-/Drain-Gebiet und dem Kanal- gebiet angeordnet ist. Das zweite Diffusionsgebiet grenzt so- wohl an das zweite Source-/Drain-Gebiet als auch an das Kanalgebiet an. Das zweite Diffusionsgebiet ist analog dem ersten Diffusionsgebiet aufgebaut. Auf diese Weise weist der MOS-Transistor eine symmetrische Struktur auf. Es können in einer Schaltung somit sowohl das erste Source-/Drain-Gebiet als auch das zweite Source-/Drain-Gebiet als Drain verschal- tet werden. Das erleichtert den Schaltungsentwurf.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand von Figuren näher erläutert.

Figur 1 zeigt einen Schnitt durch einen MOS-Transistor mit einer in einem Graben angeordneten Gateelektrode.

Figur 2 zeigt einen Schnitt durch einen MOS-Transistor mit einer in einem Graben angeordneten Gateelektrode und einem ersten Source-/Drain-Gebiet und einem zweiten Source-/Drain-Gebiet, unter denen jeweils ein erstes Diffusionsgebiet bzw. ein zweites Diffusionsgebiet angeordnet ist.

Figur 3 zeigt einen Schnitt durch einen MOS-Transistor mit einer in einem Graben angeordneten Gateelektrode und einem ersten Source-/Drain-Gebiet und einem zweiten Source-/Drain-Gebiet, die jeweils durch ein erstes

Diffusionsgebiet bzw. ein zweites Diffusionsgebiet von der Oberfläche des Grabens getrennt sind.

Figur 4 zeigt einen Schnitt durch einen MOS-Transistor, mit einer in einem Graben angeordneten Gateelektrode, wo- bei eine erste Isolationsstruktur vorgesehen ist, die zwischen der Gateelektrode und einem ersten Source- /Drain-Gebiet sowie zwischen der Gateelektrode und einem zweiten Source-/Drain-Gebiet angeordnet ist.

Figur 5 bis Figur 8 zeigen Schritte zur Herstellung eines MOS-Transistors mit einer ersten Isolationsstruktur, die zwischen einem ersten Source-/Drain-Gebiet bzw. einem zweiten Source-/Drain-Gebiet und einer Ga- teelektrode angeordnet ist.

Figur 9 bis Figur 12 zeigen Schritte zur Herstellung eines MOS-Transistors mit einer in einem Graben angeordne- ten Gateelektrode und einem ersten Source-/Drain- Gebiet und einem zweiten Source-/Drain-Gebiet, die von der Oberfläche des Grabens beabstandet sind.

Die Figuren 13 bis 16 zeigen Schritte zur Herstellung eines MOS-Transistors mit einer im Graben angeordneten Ga- teelektrode und einem ersten Source-/Drain-Gebiet und einem zweiten Source-/Drain-Gebiet die jeweils durch ein erstes Diffusionsgebiet bzw. ein zweites Diffusi- onsgebiet von der Oberfläche des Grabens beabstandet sind.

In einem Substrat 11 aus monokristallinem, p-dotiertem Sili- zium mit einer Grunddotierung von 1015 cm-3 ist eine p- dotierte Wanne 12 angeordnet (siehe Figur 1). Die p-dotierte Wanne 12 weist eine Dotierstoffkonzentration von 1017 cm~3 auf. Die p-dotierte Wanne 12 ist von einem Isolationsgraben 13 umgeben, der mit einer Si02-Schicht 131 und einer Si02-

Füllung 132 aufgefüllt ist. Die Isolationsstruktur 13 ist nach der Shallow Trench Isolations-Technik hergestellt.

Innerhalb des von der Isolationsstruktur 13 umgebenen Gebie- tes ist ein Graben 14 angeordnet, der bis in die p-dotierte Wanne 12 reicht. Die Tiefe des Grabens 14 beträgt 400 nm. Die Tiefe des Isolationsgrabens 13 beträgt ebenfalls 400 nm.

Die Oberfläche des Grabens 14 ist mit einem Gatedielektrikum 15 versehen. Das Gatedielektrikum 15 enthält Si02 und weist eine Dicke von 20 nm auf. Der Graben 14 ist mit einer Ga- teelektrode 16 aus n+-dotiertem Polysilizium aufgefüllt. Der mit dem Gatedielektrikum 15 und der Gateelektrode 16 aufge- füllte Graben 14 bildet mit dem Substrat 11 eine ebene Ober- flache.

Es sind ein erstes Source-/Drain-Gebiet 171 und ein zweites Source-/Drain-Gebiet 172 vorgesehen, die jeweils an den Iso- lationsgraben 13 angrenzen. Das erste Source-/Drain-Gebiet 171 und das zweite Source-/Drain-Gebiet 172 sind n+-dotiert mit einer Dotierstoffkonzentration von 1021 cm~3. Das erste Source-/Drain-Gebiet 171 und das zweite Source-/Drain-Gebiet 172 weisen eine Tiefe von etwa 200 nm auf. Zwischen dem er- sten Source-/Drain-Gebiet 171 und der Oberfläche des Grabens 14 ist ein erstes Diffusionsgebiet 181 angeordnet. Zwischen dem zweiten Source-/Drain-Gebiet 172 und der Oberfläche des Grabens 14 ist ein zweites Diffusionsgebiet 182 angeordnet.

Das erste Diffusionsgebiet 181 und das zweite Diffusionsge- biet 182 sind jeweils n--dotiert und weisen eine Dotierstoff- konzentration von 2 x 1018 cm-3 auf. Als Kanalgebiet wirkt der an die Oberfläche des Grabens unterhalb des ersten Diffu- sionsgebietes 181 und des zweiten Diffusionsgebietes 182 an- grenzende Teil der p-dotierten Wanne 12.

An der Oberfläche der Struktur ist eine isolierende Schicht 19 zum Beispiel aus dotiertem Glas angeordnet, in der Kontak- te 120 zu dem ersten Source-/Drain-Gebiet 171, dem zweiten

Source-/Drain-Gebiet 172 und der Gateelektrode 16 vorgesehen sind. Die Kontakte 120 enthalten Aluminium und/oder Wolfram.

In einem Substrat 21 aus monokristallinem Silizium mit einer Grunddotierung von 1015 cm-3 Bor ist eine p-dotierte Wanne 22 mit einer Dotierstoffkonzentration von 1017 cm~3 angeordnet (siehe Figur 2). Ein aktives Gebiet für einen MOS-Transistor wird durch einen Isolationsgraben 23, der ringförmig ist, de- finiert. Der Isolationsgraben 23 ist mit einer SiO2-Schicht 231 und einer Si02-Schicht 232 im Sinne einer Shallow Trench Isolation aufgefüllt. Die Tiefe des Isolationsgrabens 23 be- trägt 600 nm. In dem aktiven Gebiet ist ein Graben 24 ange- ordnet, dessen Tiefe ebenfalls 600 nm beträgt. Die Oberflache des Grabens 24 ist mit einem Gatedielektrikum 25 versehen.

Das Gatedielektrikum 25 enthält Si02 und weist eine Dicke von 25 nm auf. Der Graben 24 ist mit einer Gateelektrode 26 auf- gefüllt. Die Gateelektrode 26 enthält n+-dotiertes Polysili- zium mit einer Dotierstoffkonzentration von 1021 cm~3 Zwischen dem Isolationsgraben 23 und der Oberfläche des Gra- bens 24 sind ein erstes Source-/Drain-Gebiet 271 und ein zweites Source-/Drain-Gebiet 272 angeordnet, die jeweils an die Oberfläche des Substrats angrenzen. Das erste Source- /Drain-Gebiet 271 und das zweite Source-/Drain-Gebiet 272 sind n+-dotiert mit einer Dotierstoffkonzentration von 1020 cm~3 Das erste Source-/Drain-Gebiet 272 und das zweite Sour- ce-/Drain-Gebiet 272 weisen eine Tiefe von jeweils 200 nm auf.

Unterhalb des ersten Source-/Drain-Gebietes 271 ist ein er- stes Diffusionsgebiet 281 angeordnet, das n--dotiert ist mit einer Dotierstoffkonzentration von 1018 cm~3 und das eine Tiefe von 500 nm gemessen von der Oberfläche des Substrats 21 aus aufweist. Unterhalb des zweiten Source-/Drain-Gebietes 272 ist ein zweites Diffusionsgebiet 282 angeordnet, das n~- dotiert ist und eine Dotierstoffkonzentration von 1018 cm-3

aufweist und eine Tiefe von 300 nm unterhalb der Oberfläche des Substrats 21 aufweist.

In dem MOS-Transistor wird das erste Source-/Drain-Gebiet 271 als Drain verschaltet. Ein Teil der an dem ersten Source- /Drain-Gebiet 271 anliegenden Spannung fällt dann über das erste Diffusionsgebiet 281 ab. Über dem Kanalgebiet, das von dem an die Oberfläche des Grabens 24 angrenzenden Teil der p- dotierten Wanne 22 gebildet wird, fällt dann eine geringere Spannung ab.

An der Oberfläche der Struktur ist eine Isolationsschicht 29 aus dotiertem Glas angeordnet, in der Kontakte 220 zu dem er- sten Source-/Drain-Gebiet 271, dem zweiten Source-/Drain- Gebiet 272 sowie der Gateelektrode 26 vorgesehen sind (siehe Figur 2).

In einem Substrat 31 aus monokristallinem Silizium mit einer Grunddotierung von 1015 cm~3 Bor ist eine p-dotierte Wanne 32 mit einer Dotierstoffkonzentration von 1017 cm~3 angeordnet (siehe Figur 3). In der p-dotierten Wanne 32 wird durch einen ringförmigen Isolationsgraben 33 ein aktives Gebiet für einen MOS-Transistor definiert. Der Isolationsgraben 33 ist im Sin- ne einer Shallow Trench Isolation mit einer SiO2-Schicht 331 und einer SiO2-Füllung 332 aufgefüllt. Die Tiefe des Isolati- onsgraben 31 beträgt 800 nm.

Innerhalb des aktiven Gebietes ist ein Graben 34 angeordnet, dessen Tiefe ebenfalls 800 nm beträgt. Die Oberfläche des Grabens 34 ist mit einem Gatedielektrikum 35 versehen, das Si02 enthält und eine Dicke von 25 nm aufweist. Der Graben 34 ist mit einer Gateelektrode 36 aus n+-dotiertem Polysilizium mit einer Dotierstoffkonzentration von 1021 cm-3 aufgefüllt.

Es sind ein erste Source-/Drain-Gebiet 371 und ein zweites Source-/Drain-Gebiet 372 vorgesehen, die jeweils an die Ober- fläche des Isolationsgrabens 33 angrenzen und die an die

Oberfläche des Substrats 31 angrenzen. Die Source-/Drain- Gebiet 371,372 sind n+-dotiert und weisen eine Dotierstoff- konzentration von 1021 cm-3 auf. Sie weisen eine Tiefe von 200 nm auf. Von der Oberfläche des Grabens 34 sind sie durch ein erstes Diffusionsgebiet 381 bzw. ein zweites Diffusions- gebiet 382 beabstandet. Das erste Diffusionsgebiet 381 und das zweite Diffusionsgebiet 382 erstreckt sich auch unterhalb des ersten Source-/Drain-Gebietes 371 bzw. des zweiten Sour- ce-/Drain-Gebietes 372. Das erste Diffusionsgebiet 381 und das zweite Diffusionsgebiet 382 sind jeweils n--dotiert mit einer Dotierstoffkonzentration von 1018 cm-3. Die Diffusions- gebiete 381,382 weisen eine Tiefe von 400 nm gemessen von der Oberfläche des Halbleitersubstrats aus auf. Als Kanalge- biet wirkt in dem MOS-Transistor der Teil der p-dotierten Wanne 32, der an die Oberfläche des Grabens 34 angrenzt.

Die Struktur ist darüber hinaus mit einer Isolationsschicht 39 aus dotiertem Glas versehen, in der Kontakte 320 zu dem ersten Source-/Drain-Gebiet 371, dem zweiten Source-/Drain- Gebiet 372 sowie der Gateelektrode 36 vorgesehen sind.

In einem Substrat 41 mit einer Grunddotierung von 1015 cm~3 Bor ist eine p-dotierte Wanne 42 mit einer Dotierstoffkonzen- tration von 1017 cm-3 angeordnet (siehe Figur 4). Ein ring- förmiger Isolationsgraben 43, der im Sinne einer Shallow Trench Isolation mit einer Si02-Schicht 431 und einer Si02- Füllung 432 aufgefüllt ist, definiert ein aktives Gebiet fur einen MOS-Transistor. Die Tiefe des Isolationsgrabens 43 be- trägt 800 nm.

In dem aktiven Gebiet ist darüber hinaus ein Graben 44 ange- ordnet, dessen Tiefe ebenfalls 800 nm beträgt. Im Bereich der Oberfläche des Substrats 41 weist der Graben 44 eine Aufwei- tung auf, die mit einer Isolationsstruktur 441 versehen ist.

Unterhalb der Isolationsstruktur 441, die Si02 enthält, ist die Oberfläche des Grabens 44 mit einem Gatedielektrikum 45 versehen. Das Gatedielektrikum 45 enthält Si02 und weist eine

Dicke von 25 nm auf. Innerhalb der Isolationsstruktur 441 und des Gatedielektrikums 45 ist der Graben 44 mit einer Gate- elektrode 46 aus n+-dotiertem Polysilizium mit einer Dotier- stoffkonzentration von 1021 cm-3 aufgefüllt. Die Gateelek- trode 46 schließt in der Höhe mit dem Substrat 41 ab.

Zwischen der Isolationsstruktur 441 und der Si02-Füllung 432 des Isolationsgrabens 43 sind ein erstes Source-/Drain-Gebiet 471 und ein zweites Source-/Drain-Gebiet 472 angeordnet. Die Source-/Drain-Gebiete 471,472 sind n+-dotiert und weisen ei- ne Dotierstoffkonzentration von 1021 cm~3 auf. Sie weisen ei- ne Tiefe von 200 nm auf.

Unterhalb des ersten Source-/Drain-Gebietes 471 und des zwei- ten Source-/Drain-Gebietes 472 ist ein erstes Diffusionsge- biet 481 bzw. ein zweites Diffusionsgebiet 482 angeordnet.

Das erste Diffusionsgebiet 481 und das zweite Diffusionsge- biet 482 sind jeweils n--dotiert und weisen eine Dotierstoff- konzentration von 1018 cm~3 auf. Gemessen von der Oberfläche des Substrats 41 weisen sie eine Tiefe von 500 nm auf.

Die Isolationsstruktur 441 weist eine Tiefe von 300 nm auf.

Die Breite der Isolationsstruktur 441 ist so bemessen, daß der Abstand des ersten Source-/Drain-Gebietes 471 bzw. des zweiten Source-/Drain-Gebietes 472 zur Gateelektrode 46 par- allel zur Oberfläche des Substrats 41 jeweils 100 nm betragt.

Dadurch wird die Spannungsfestigkeit des MOS-Transistors ver- bessert. Als Kanalgebiet wirkt der an die Oberfläche des Gra- bens 44 angrenzende Teil der p-dotierten Wanne 42.

Die Struktur weist darüber hinaus eine Isolationsschicht 49 aus dotiertem Glas auf, in der Kontakte 420 zu dem ersten Source-/Drain-Gebiet 471, dem zweiten Source-/Drain-Gebiet 472 und der Gateelektrode 46 vorgesehen sind.

In einem Substrat 51 aus monokristallinem Silizium mit einer Grunddotierung von 1015 cm~3 Bor wird durch eine Anzahl von

Implantationen mit Bor mit 3 x 1012 cm-2,500 keV bzw. 5 x 1012 cm~2,200 keV eine p-dotierte Wanne 52 mit einer Dotier- stoffkonzentration von 1017 cm-3 und einer Tiefe von 1000 nm gebildet (siehe Figur 5). Dabei wird eine photolithographisch erzeugte Lackmaske (nicht dargestellt) verwendet.

Nachfolgend wird durch Implantationen mit Phosphor mit einer Energie von 100 keV, 200 keV und einer Dosis von jeweils 8 x 1012 cm 2 ein Diffusionsgebiet 53 erzeugt, das eine Dotier- stoffkonzentration von 1018 cm-3 und eine Tiefe von 500 nm aufweist. Nach Entfernen der Lackmaske werden eine erste SiO2-Schicht 54 in einer Dicke von 20 nm und eine Siliziumni- tridschicht 55 in einer Dicke von 100 nm aufgebracht. Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden erste Graben 56 geätzt. Die ersten Graben 56 weisen eine Tiefe von 300 nm auf. Die ersten Graben 56 weisen einen ringförmigen Teil auf sowie einen Steg, der ge- genüberliegende Seiten des ringförmigen Teils miteinander verbindet. Zum Ätzen der Siliziumnitridschicht 55 wird CHF3, 02, der ersten Si02-Schicht 54 wird CHF3,02 und des Silizi- ums wird HBr, He, 0, NF3 verwendet.

Die ersten Graben 56 werden mit einer ersten Si02-Füllung 57 aufgefüllt. Dazu wird eine SiO2-Schicht abgeschieden und durch chemisch-mechanisches Polieren planarisiert.

Nachfolgend werden unter Verwendung einer Photolackmaske (nicht dargestellt) zweite Graben geätzt. Die zweiten Graben umfassen einen Graben 58 und einen Isolationsgraben 59 (siehe Figur 6). Parallel zur Oberfläche des Substrats 51 sind so- wohl der Graben 58 als auch der Isolationsgraben 59 innerhalb des Querschnitts der ersten Graben 56 angeordnet. Dabei ist der Querschnitt des Grabens 58 sowie des Isolationsgrabens 59 jeweils geringer als der Querschnitt des entsprechenden Teils der ersten Graben 56. Die Tiefe des Grabens 58 sowie des Iso- lationsgrabens 59 ist größer als diejenige der ersten Graben

56. Die Tiefe des Grabens 58 sowie des Isolationsgrabens 59 beträgt etwa 800 nm.

Der Graben 58 strukturiert die erste Si02-Füllung 57, so daB eine erste Isolationsstruktur 571 entsteht, die im oberen Be- reich des Grabens 58 beiderseits des Grabens 58 angeordnet ist (siehe Figur 6). Die Abmessung der ersten Isolations- struktur 571 senkrecht zur Wand des Grabens 58 beträgt 100 nm.

Durch thermische Oxidation wird an der Oberfläche des Grabens 58 ein Gatedielektrikum 5101 aus Si02 in einer Schichtdicke von 25 nm gebildet. Gleichzeitig wird bei der thermischen Oxidation an der Oberfläche des Isolationsgrabens 59 eine zweite SiO2-Schicht 5102 in einer Schichtdicke von ebenfalls 25 nm gebildet.

Durch Bildung einer dotierten Polysiliziumschicht und an- schließendes Rückätzen der dotierten Polysiliziumschicht mit CF6,02, N2 werden im Graben 58 eine Gateelektrode 5111 und im Isolationsgraben 59 eine Polysiliziumfüllung 5112 gebil- det. Die Gateelektrode 5111 wird n+-dotiert mit einer Dotier- stoffkonzentration von 1021 cl-3.

Die Bildung der dotierten Polysiliziumschicht erfolgt durch in situ dotierte Abscheidung oder durch undotierte Abschei- dung und anschließende Implantation. Die dotierte Polysilizi- umschicht wird soweit zurückgeätzt, daß die Gateelektrode 5111 in der Höhe mit der Oberfläche des Substrats 51 ab- schließt.

Unter Verwendung einer mit photolithographischen Schritten gebildeten Lackmaske 512 als Ätzmaske, die den Bereich des Grabens 58 sowie der ersten'Isolationsstruktur 571 abdeckt, wird mit Hilfe von He, HBr, C12, C2F6 die Polysiliziumfüllung 5112 aus dem Isolationsgraben 59 entfernt. Unter Verwendung von CHF3,02 wird der dem Isolationsgraben 59 benachbarte

Teil der ersten Si02-Füllung 57 entfernt (siehe Figur 7).

Nach Entfernen der Lackmaske 512 wird durch Abscheidung einer Si02-Schicht und chemisch-mechanisches Polieren der Isolati- onsgraben 59 mit einer zweiten Si02-Füllung 513 aufgefüllt (siehe Figur 8). Anschließend werden die Siliziumnitrid- schicht 55 und die erste Si02-Schicht 54 entfernt. Dabei wird eine ebene Oberfläche der Struktur gebildet.

Der MOS-Transistor wird durch Bildung eines ersten Source- /Drain-Gebietes 5141 und eines zweiten Source-/Drain-Gebietes 5142 mit Hilfe einer maskierten Implantation von Arsen bei einer Energie von 60 keV und einer Dosis von 5 x 1015 cm-2 fertiggestellt. Die Tiefe der Source-/Drain-Gebiete 5141, 5142 beträgt 200 nm. Sie ist somit geringer als die Tiefe der ersten Isolationsstruktur 571. Unterhalb der Source-/Drain- Gebiete 5141,5142 sind die geringer dotierten Diffusionsge- biete 52 angeordnet. Entlang der Oberfläche des Grabens 58 angrenzende Teile der p-dotierten Wanne 52 bilden das Kanal- gebiet.

Erfolgt die Herstellung des MOS-Transistors im Rahmen der Herstellung einer EEPROM-Anordnung, so wird vor der Implanta- tion zur Bildung der Source-/Drain-Gebiete 5141,5142 der Prozeß zur Herstellung der Speichertransistoren sowie von Pe- ripherietransistoren durchgeführt. Da sowohl die Gateelektro- de 5111 als auch das Gatedielektrikum 5101 im Graben 58 ver- graben sind und die Struktur eine ebene Oberfläche aufweist, beeinflussen diese Strukturen den Prozeßablauf für die Spei- chertransistoren und die Peripherietransistoren nicht.

In einem Substrat 61 aus monokristallinem Silizium mit einer Grunddotierung von 1015 cm-3 Bor wird durch maskierte Implan- tation mit Bor eine p-dotierte Wanne 62 mit einer Dotier- stoffkonzentration von 1017 cm-3 gebildet. Die Tiefe der p- dotierten Wanne 62 beträgt 1000 nm (siehe Figur 9).

Auf die Oberfläche des Substrats 61 werden eine erste Si02- Schicht 63 in einer Schichtdicke von 20 nm und eine Silizium- nitridschicht 64 in einer Schichtdicke von 100 nm aufge- bracht. Unter Verwendung einer photolithographisch erzeugten Lackmaske (nicht dargestellt) werden die Siliziumnitrid- schicht 64, die erste SiO2-Schicht 63 und das Substrat 61 so strukturiert, daß ein Graben 65 und ein Isolationsgraben 66 mit einer Tiefe von 600 nm entstehen. Dabei wird zur Atzung von Siliziumnitrid CHF3,02, von Si02, CHF3,02 und von Sili- zium HBr, He, 02, NF3 verwendet. Der Isolationsgraben 66 um- gibt ein aktives Gebiet ringförmig. Der Graben 65 weist einen stegförmigen Querschnitt auf und reicht von einer Seite des Isolationsgrabens 66 zur gegenüberliegenden.

Durch eine schräge Implantation von Bor, bei der das Substrat 61 gedreht wird, wird die Dotierstoffkonzentration der p- dotierten Wanne 62 entlang der Oberfläche des Grabens 65 auf 1017 cm-3 eingestellt. Dadurch wird die Einsatzspannung des herzustellenden MOS-Transistors bestimmt. Die Implantation erfolgt mit einer Energie von 50 keV und einer Dosis von 2 x 1012 cm-2.

Durch thermische Oxidation wird an der Oberfläche des Grabens 65 ein Gatedielektrikum 67 aus Si02 in einer Schichtdicke von 25 nm gebildet. Gleichzeitig entsteht an der Oberfläche des Isolationsgrabens eine zweite SiO2-Schicht 68 in einer Schichtdicke von ebenfalls 25 nm (siehe Figur 10).

Nachfolgend wird durch Bildung einer dotierten Polysilizium- schicht und Rückätzen der dotierten Polysiliziumschicht mit CF4,02, N2 eine Gateelektrode 691 und eine Polysiliziumfül- lung 692 gebildet. Die dotierte Polysiliziumschicht wird durch in situ dotierte Abscheidung oder durch undotierte Ab- scheidung und anschließende Implantation gebildet. Das Rückätzen wird solange fortgesetzt, bis die Oberfläche der Gateelektrode 691 mit der Oberfläche des Substrats 61 ab- schließt.

Unter Verwendung einer Lackmaske, die die Gateelektrode 691 abdeckt, wird durch Ätzen mit He, HBr, C12, C2F6 die Polysi- liziumfüllung 692 aus dem Isolationsgraben 66 entfernt. Der Isolationsgraben 66 wird durch Abscheiden einer SiO2-Schicht und chemisch-mechanisches Polieren mit einer SiO2-Füllung 610 versehen (siehe Figur 11). Nachfolgend wird die Siliziumni- tridschicht 64 entfernt. Unter Verwendung einer photolitho- graphisch erzeugten Maske wird durch Implantation mit Phos- phor mit einer Dosis von 4 x 1012 cm-2 und einer Energie von 45 keV ein erstes Diffusionsgebiet 6111 mit einer Dotier- stoffkonzentration von 1018 cm-3 gebildet. Das erste Diffusi- onsgebiet 6111 weist eine Tiefe von 300 nm auf. Es ist auf einer Seite des Grabens 65 angeordnet.

Unter Verwendung einer weiteren Lackmaske (nicht darge- stellt), die das erste Diffusionsgebiet 6111 abdeckt, wird auf der gegenüberliegenden Seite des Grabens 65 ein zweites Diffusionsgebiet 6112 durch Implantation von Phosphor mit ei- ner Dosis von 4 x 1012 cm-2 und einer Energie von 90 keV ge- bildet (siehe Figur 12). Die Tiefe des zweiten Diffusionsge- bietes 6112 beträgt 500 nm. Die Dotierstoffkonzentration des zweiten Diffusionsgebietes 6112 beträgt 1018 cm-3.

Mit Hilfe einer weiteren Lackmaske (nicht dargestellt) werden innerhalb des ersten Diffusionsgebietes 6111 ein erstes Sour- ce-/Drain-Gebiet 6121 und innerhalb des zweiten Diffusionsge- bietes ein zweites Source-/Drain-Gebiet 6122 gebildet. Dazu wird eine Implantation mit Arsen bei einer Energie von 60 keV und einer Dosis von 5 x 1015 cm~2 durchgeführt. Das erste Source-/Drain-Gebiet 6121 und das zweite Source-/Drain-Gebiet 6122 grenzen jeweils an die Oberfläche des Isolationsgrabens 66 an. Sie grenzen nicht an die Oberfläche des Grabens 65 an.

Das erste Source-/Drain-Gebiet 6121 ist durch einen Teil des ersten Diffusionsgebietes 6111 und das zweite Source-/Drain- Gebiet 6122 ist durch einen Teil des zweiten Diffusionsgebie- tes 6112 von der Oberfläche des Grabens 65 beabstandet. Der

an die Oberfläche des Grabens 65 angrenzende Teil der p- dotierten Wanne 62 wirkt als Kanalgebiet.

Bei Herstellung des MOS-Transistors innerhalb einer EEPROM- Anordnung werden die Prozesse zur Herstellung von Speicher- transistoren und Peripherietransistoren vor den Implantatio- nen zur Bildung des ersten Diffusionsgebietes 6111 durchge- führt. Dadurch können Temperschritte, die zur Aktivierung von implantierten Dotierstoff erforderlich sind, gleichzeitig so- wohl für den vergrabenen MOS-Transistor als auch für Spei- chertransistoren und Peripherietransistoren durchgeführt wer- den.

Auf die Oberfläche eines Substrat 71 wird eine erste Si02- Schicht 72 und eine Siliziumnitridschicht 73 aufgebracht (siehe Figur 13). Das Substrat 71 enthält monokristallines Silizium mit einer Grunddotierung von 1015 cm-3 Bor. Die er- ste SiO2-Schicht 72 wird in einer Schichtdicke von 20 nm und die Siliziumnitridschicht 73 wird in einer Schichtdicke von 100 nm aufgebracht. Unter Verwendung einer photolithogra- phisch erzeugten Maske (nicht dargestellt) werden durch Strukturieren der Siliziumnitridschicht 73, der ersten Si02- Schicht 72 sowie des Substrats 71 ein Graben 74 und ein Iso- lationsgraben 75 erzeugt. Dazu wird anisotropes Ätzen einge- setzt, wobei zum Atzen der Siliziumnitridschicht 73 CHF3,02, der Si02-Schicht 72 CHF3,02 und des Substrats 71 HBr, He, 02, NF3 verwendet wird. Die Tiefe des Grabens 74 gemessen von der Oberfläche des Substrats 71 beträgt 400 nm.

Der Isolationsgraben 75 umgibt ein aktives Gebiet für einen MOS-Transistor ringförmig. Der Graben 74 ist innerhalb des aktiven Gebietes angeordnet. Er weist einen stegförmigen Querschnitt auf und reicht von einer Seite des Isolationsgra- bens 75 zur gegenüberliegenden.

Unter Verwendung einer Maske 76, die den Isolationsgraben 75 abdeckt, als Implantationsmaske wird durch Implantation von

Bor eine p-dotierte Wanne 77 erzeugt. Die Implantation er- folgt mit 200 keV keV und 3 x 1012 cm~2 (siehe Figur 13).

Nach Entfernen der Maske 76 wird durch thermische Oxidation an der Oberfläche des Grabens 74 ein Gatedielektrikum 781 aus Si02 in einer Schichtdicke von 25 nm gebildet. Gleichzeitig entsteht an der Oberfläche des Isolationsgrabens 75 eine zweite SiO2-Schicht 782 in einer Schichtdicke von ebenfalls 25 nm (siehe Figur 14). Durch Bildung einer dotierten Polysi- liziumschicht und Rückätzen der dotierten Polysiliziumschicht werden im Graben 74 eine Gateelektrode 791 und im Isolations- graben 75 eine Polysiliziumfüllung 792 erzeugt. Die dotierte Polysiliziumschicht wird durch in situ dotierte Abscheidung oder durch undotierte Abscheidung und anschließende Implanta- tion gebildet. Das Rückätzen der dotierten Polysilizium- schicht erfolgt mit CF4,02, N2, wobei die Ätzung solange fortgesetzt wird, bis die Höhe der Gateelektrode 791 der Höhe des Substrats 71 entspricht. Die Gateelektrode 791 schließt in der Höhe mit der Oberfläche des Substrats 71 im wesentli- chen ab. Die Gateelektrode 791 ist n+-dotiert mit einer Do- tierstoffkonzentration von 1021 cm-3.

Unter Verwendung einer Maske, die die Gateelektrode 791 ab- deckt, als Ätzmaske wird durch Ätzen mit He, HBr, C12, CFg die Polysiliziumfüllung 792 aus dem Isolationsgraben 75 ent- fernt. Durch Abscheiden einer Si02-Schicht und chemisch- mechanisches Polieren wird der Isolationsgraben 75 mit einer SiO2-Füllung 710 versehen (siehe Figur 15). Nachfolgend wird die Siliziumnitridschicht 73 durch Ätzen mit CHF3,02 ent- fernt.

Unter Verwendung einer photolithographisch hergestellten Mas- ke (nicht dargestellt) als Implantationsmaske und durch Im- plantation von Phosphor mit einer Dosis von 4 x 1012 cm-2 und einer Energie von 45 keV werden beiderseits des Grabens 74 ein erstes Diffusionsgebiet 7111 und ein zweites Diffusions- gebiet 7112 mit einer Dotierstoffkonzentration von 1018 cm-3 gebildet (siehe Figur 16).

Unter Verwendung einer weiteren photolithographisch erzeugten Maske als Implantationsmaske werden durch Implantation mit Arsen bei einer Energie von 60 keV und einer Dosis von 5 x 1015 cm-2 ein erstes Source-/Drain-Gebiet 7121 und ein zwei- tes Source-/Drain-Gebiet 7122 mit einer Dotierstoffkonzentra- tion von 1021 cm-3 erzeugt. Das erste Source-/Drain-Gebiet 7121 und das zweite Source-/Drain-Gebiet 7122 grenzen jeweils an die Oberfläche des Isolationsgrabens 75 an. Zwischen dem ersten Source-/Drain-Gebiet 7121 und der Oberfläche des Gra- bens 74 ist das erste Diffusionsgebiet 7111 und zwischen dem zweiten Source-/Drain-Gebiet 7122 und der Oberfläche des Gra- bens 74 ist das zweite Diffusionsgebiet 7122 angeordnet. Die Tiefe der Source-/Drain-Gebiete 7121,7122 und der Diffusi- onsgebiete 7111,7112 beträgt 200 nm. Der an die Oberfläche des Grabens 74 angrenzende Teil der p-dotierten Wanne 77 wirkt als Kanalgebiet (siehe Figur 16).

Wird der MOS-Transistor als Teil einer EEPROM-Anordnung her- gestellt, so werden die Speichertransistoren und Peripherie- transistoren vorzugsweise vor der Implantation zur Bildung der Diffusionsgebiete 7111,7112 erzeugt. Zu diesem Zeitpunkt ist eine ebene Oberfläche des Substrats gegeben, Gatedielek- trikum 781 und Gateelektrode 791 sind im Graben 74 vergraben.

Es sind viele Variationen der erläuterten Ausführungsbeispie- le denkbar. Insbesondere können die Leitfähigkeitstypen je- weils vertauscht werden. Der MOS-Transistor kann sowohl als n-Kanal-MOS-Transistor als auch als p-Kanal-MOS-Transistor erzeugt werden. Für die Anwendung als Hochvolttransistor ist es dabei vorteilhaft, den n-Kanal-MOS-Transistor mit einer n+-dotierten Gateelektrode und den p-Kanal-MOS-Transistor mit einer p+-dotierten Gateelektrode herzustellen, da in diesem Fall beide Transistoren Surface-channel-Transistoren sind.

Für Anwendungen, bei denen keine Surface-channel-Transistoren benötigt werden, können die Gateelektroden auch anders do- tiert sein.

Die Herstellung von Transistoren in einer anderen Technolo- gie, insbesondere von Speichertransistoren einer EEPROM- Anordnung kann sowohl vor der Bildung der Source-/Drain- Gebiete und Diffusionsgebiete als auch nach der Bildung der Source-/Drain-Gebiete und Diffusionsgebiete erfolgen.

Die Einstellung der Einsatzspannung des MOS-Transistors kann anstelle durch Implantation auch durch Ausdiffusion aus einer dotierten Schicht, insbesondere einer Schicht aus entspre- chend dotiertem Glas erfolgen, die an der Oberfläche des Gra- bens angeordnet ist.