次に、本発明の実施の形態について図面を� ��照して詳細に説明する。本発明の理解を容� ��にするために、全図を通して、同様な参照� ��号は同様な構成要素を示す。なお、また、� ��下の記述では、ランド及びバンプを総称し� ��ランドと呼ぶ。
(第1の実施形態)
 図1は、本発明の第1の実施形態に係る半導� �装置を示す断面図である。半導体装置100は� �半導体チップ1と、半導体チップ1がフェース ダウンで埋め込まれたプリント配線基板10と� ��備えている。半導体チップ1は、その表面(� �路面)にマトリクス状態に端子が配列された� ��リア端子を有し、図2に示すように、信号配 線端子2が、電源端子3a及びグランド端子3bの� ��周側に配設されている。

 プリント配線基板10は、半導体チップ1が� ��ェースダウンで収容される凹部11を有し、� �導体チップ1の上記各端子2,3a,3bが形成される 回路面の下方に、この回路面側から見て、第 1の配線層L1と、第2の配線層L2と、第3の配線� �L3とが絶縁層を介して順次形成されている。 第1の配線層L1は、主に信号配線(S)が形成され ている。第2の配線層L2は、プリント配線基板 10の略全面を覆うようなグランドプレーン(G)� ��形成されている。第3の配線層L3は、主に電� ��配線(V)と電源用BGAパッド12及びグランド用BG Aパッド13とが形成されている。

 第1の配線層L1に形成された信号配線(S)は� ��図示しないビアを介して第2の配線層L2と第3 の配線層L3に接続され、さらに第3の配線層L3� ��形成された信号用BGAパッドに接続されてい� ��。また、半導体チップ1のグランド端子3bは� ��第1の配線層L1と第2の配線層L2間のビアを介� ��て接続され、さらに、第2の配線層L2と第3の 配線層L3間のビアを介して、第3の配線層L3の� ��ランド用BGAパッド13に接続されている。

 図3~5は、第3の配線層L3の電源配線(V)と電� ��用BGAパッド12の配置を示した図である。な� �、図3及び図4は、電源が1種類である場合の� �であり、図5は電源が4種類ある場合の例をそ れぞれ示している。図3~5に示すように、電源 用BGAパッド12が、対角線上に配置されており� ��電源配線V1~V3でメッシュ状に相互に接続さ� �ることで、プリント配線基板面内での電源� �ンピーダンスを下げる構造になっている。

 さらに、このメッシュ状の電源配線V1~V3� �対し、半導体チップ1の電源端子3aから第1の� ��線層L1と第2の配線層L2間のビアを介し、さ� �に第2の配線層L2と第3の配線層L3間のビアを� �して接続することで、プリント配線基板10の 基板厚方向の短い配線により、半導体チップ 1の電源端子3aが電源用BGAパッド12に接続する� ��造になっている。

 以下、本実施形態に係る半導体装置100の� ��計方法について説明する。上記3層の第1~第3 配線層L1~L3からなる層構成で、図2に示す多ピ ンかつ狭ピッチの半導体チップ1をプリント� �線基板10に埋め込む場合には、高密度な配線 設計で、配線間や配線ランド間等でのショー ト故障を起こさないように、半導体チップ1� �端子ピッチや、半導体チップ1の各端子2,3a,3b と接続する第1の配線層L1内で隣接する2つの� �ンド間を通す配線の本数を決定する必要が� �る。本発明にあたり、上記決定は、半導体� �ップの回路面と接触している第1の配線層L1� �最小ライン・アンド・スペース(以下、L/Sと� ��う)と、中間層である第2の配線層L2及び最外 層である第3の配線層L3の最小L/Sと、上記第1� �配線層L1でのランド(又はバンプ)の直径と、� ��2の配線層L2と接続するビアのランド直径と� ��考慮した。特に、上記設計方法では、第1の 配線層L1でのランド配置が最も重要となる。

 図6は、第1の配線層L1でのランド配置の一 部を示す図である。図中、半導体チップ1の� �子から第1の配線層L1に接続されるポストの� �ンド(以下、ポストランドという)14を小さい� ��で示し、また、第1の配線層L1と第2の配線層 L2間を接続するビアのランド(以下、ビアラン ドという)15a,15bを大きい丸で示す。電源VDDの� ��アランド15a及びグランドGNDのビアランド15b� ��、図示のように、左右方向で交互に配置さ� ��ている。また、上記ポストランド14は、格� �状ではなく、千鳥状(ジグザグ)に配置されて いる。さらに、この隣接する2つのポストラ� �ド14は、上記ビアランド15a,15bを挟んで配置� �れる。

 ここで、最もショートしやすい部分は、� ��ペースS1、即ちポストランド14とビアランド 15a,15bとが隣接するスペースである。ここで� �ビアランド15a,15bの直径をD1、ポストランド14 の直径をD2とし、直交座標上で隣接するビア� ��間隔をAとすると、式1が成り立つ。

   (1)

 図7は、図6に示したランドの真下でのラ� �ド配置を示す図である。ここでは、電源VDD� �ビアランド15aとグランドGNDのビアランド15b� �がそれぞれ横方向に伸びる配線で接続され� �さらに、これらビアランド15a,15bは半分ずつ� ��置がずれている。この際、最もショート故� ��を起こしやすい部分は、スペースS2、即ち� �角に配置された電源VDDのビアランド15aとグ� �ンドGNDのビアランド15b間のスペースである� �スペースS2は、上記A、D1を用いて式2で表現� �きる。

   (2)

 一例として、A=280μm、D1=160μm、D2=80μmとす ると、上記式1と式2により、S1=20μm、S2=38μmと なる。これは、第2の配線層L2のスペースを、 第1の配線層L1のスペースよりも広くとらなけ ればならないことを意味している。

 また、A=320μm、D1=160μm、D2=80μmとすると、 上記式1と式2により、S1=40μm、S2=66.3μmとなる� ��これにより、スペースS1とスペースS2とは比 例関係にないものの、第2の配線層L2のスペー スを第1の配線層L1のスペースよりも広くとら なければならないことには変わりがない。従 って、配線設計時には、式1及び式2によって� ��ペースS1,S2、即ちパターン間の絶縁間隔を� �認した上で、上記A、D1及びD2の値を決定しな ければならないことがわかる。

 前記の条件では、D1をD2よりも大きく設定 したが、これは、第1の配線層L1のL/Sを第2の� �線層L2のL/Sよりも狭くしたためである。この ように、プリント配線基板10では、第1の配線 層L1のL/Sのみを狭くすることで、第2の配線層 L2及び第3の配線層L3のL/Sを緩和している。

 次に、隣接する2つのポストランド14間に� ��す配線数を決定する場合について説明する� ��ポストランド14間に通す配線数をn、最小配� ��幅をLとすると、上記A及びD2を用いて、式3� �導かれる。

   (3)

 一例として、A=280μm、D2=80μm、n=4とすると 、最小配線幅は22.2μmとなる。また、図8に示� ��ように、A=320μm、D2=80μm、n=4とすると、最小 配線幅は60μmとなる。さらに、図9に示すよう に、上記条件でn=5とすると、最小配線幅は21. 8μmとなる。つまり、最小配線幅が20μmであれ ば、これらの条件を満足できることがわかる 。

 ここで、n=4の場合、半導体チップ1のエリ ア端子の外周5列に信号配線を割り当てるこ� �で、一つの配線層で信号配線を引き出せる� �即ち、図2に示した半導体チップ1では、上記 条件を満たせば信号配線を第1の配線層L1のみ で引き出せることがわかる。また、n=5の場合 、外周6列に信号を割り当てることで1つの配� ��層で信号配線を引き出すことができる。本� ��施形態では、上記したように第1の配線層L1� ��信号配線層としており、第1の配線層L1のみ� ��信号配線を引き出すには、エリア端子の外� ��n+1列に信号をアサインし、ポストランド14� �にn本の信号配線が通せるようにL/Sを設計す� ��ばよいことがわかる。

 以上の条件を満足させることで、高密度� ��配線設計で、配線間や配線ランド間等でシ� ��ート故障を起こさないようにでき、製造品� ��を確保した半導体装置100が実現できる。

 図10は、比較例の半導体装置を示す断面� �である。半導体装置100Aでは、エリア端子を� ��する半導体チップ1Aと、プリント配線基板10 Aとを備えている。プリント配線基板10Aとし� �は、ビルドアップ基板が用いられ、厚いコ� �層16の両側にビルドアップ層が形成されてい る。プリント配線基板10Aは、半導体チップ1A� ��回路面側から見て、信号層S、信号層S、グ� �ンド層G、電源層V、信号層S及び信号層Sの6層 を順次備える。なお、層構成としては、上下 の各1層を削除し、信号層S、グランド層G、電 源層V及び信号層Sの4層を順次備えるような場 合もある。

 この半導体装置100Aでは、厚いコア層16が� ��るために、基板厚方向の配線が長くなり、� ��源インピーダンスが上昇し、さらに層数が� ��いために歩留まりが低下し、製造品質の確� ��が困難となる。

 これに対して、本実施形態の半導体装置1 00によれば、プリント配線基板10が、半導体� �ップの接続端子が形成される回路面の下方� �、回路面側から見て、信号配線が形成され� �第1の配線層L1と、グランドプレーンが形成� �れる第2の配線層L2と、電源配線と電源用及� �グランド用BGAパッドとが形成される第3の配� ��層L3とを順次に備える本発明の基本構成を� �する。プリント配線基板10では、エリア端子 を有する半導体チップ1がフェースダウンで� �め込まれると、3層の配線層L1~L3を利用した� �導体チップの配線ができるため、ワイヤー� �ンディングやフリップチップ接続が不要と� �り、組立コストを低減できる。また、層数� �少ないので、プリント配線基板10を薄くでき 、半導体装置100の小型化を図ることができる 。

 ビルドアップ基板では層数が増えるのと� ��時に、L/Sが狭くなるほど歩留まりが低下す� ��が、本実施形態でのプリント配線基板10で� �、第1の配線層L1のL/Sのみを狭くし、第2の配� ��層L2及び第3の配線層L3のL/Sを緩和すること� �、全体の歩留まり低下を抑えて、製造品質� �確保できる。

 第1の配線層L1と第2の配線層L2とが隣接し� ��いるので、信号配線SがグランドプレーンG� �隣接することになり、信号電流に対する帰� �電流の経路が確保され、信号品質が確保で� �る。

 また、プリント配線基板10は、前記コア� �16がなく、ビルドアップ層だけで構成されて いるので、基板厚方向に従来以上に短い配線 が形成できる。これにより、低い電源インピ ーダンスを確保できる。つまり、第3の配線� �L3に形成された電源配線がプリント配線基板 面に広がる面積が小さく、電源プレーンを設 けないことになるが、その代わりに層数が少 ないので、半導体チップ1の電源端子3aやグラ ンド端子3bから、電源用BGAパッド12やグラン� �用BGAパッド13までの距離が短くなり、電源や グランドのインピーダンスを低く抑えること ができる。

 さらに、本実施形態の半導体装置100の設� ��方法によれば、第1~第3の配線層L1~L3の最小L/ Sと、第1の配線層L1でのポストランド14の直径 と、第2の配線層L2と接続するビアランド15a,15 bの直径とを考慮して、第1の配線層L1内で隣� �する2つのランド間を通す配線の本数を決定� ��るので、高密度な配線設計で、ショート故� ��を起こさないようにできる。このため半導� ��装置100の製造品質を確保できる。

(第2の実施形態)
 図11は、本発明の第2の実施形態に係る半導� ��装置を示す断面図である。半導体装置101は� ��半導体チップ1B,1Cとプリント配線基板20とを 備える。プリント配線基板20は、半導体チッ� ��1Bの回路面側、及び半導体チップ1Bの端子が 形成されない背面側にそれぞれ3つの配線層L1 ~L6が形成された6層の構成を有する。プリン� �配線基板20は、第1の実施形態でのプリント� �線基板10と比べると、上記背面側よりも上方 に、グランドプレーンGが形成される第3の配� ��層L3と、信号配線Sが形成される第2の配線層 L2と、更に遠い側に信号配線Sが形成される第 1の配線層L1とを順次備える点が異なる。なお 、半導体チップの回路面側に形成された第4� �配線層L4、第5の配線層L5及び第6の配線層L6は 、第1の実施形態でのプリント配線基板10に形 成された第1の配線層L1、第2の配線層L2及び第 3の配線層L3と同様とした。

 このプリント配線基板20では、第3の配線� ��L3をグランドプレーンGとしたので、第4の配 線層L4の信号配線Sが、グランドプレーンGが� �成された第3の配線層L3と第5の配線層L5とで� �まれる構造となる。

 また、プリント配線基板20では、第4の配� ��層L4のL/Sを最も狭くしている。ここで、配� �間隔が狭まると配線間のクロストークが顕� �になることが知られているが、プリント配� �基板20では、第5の配線層L5のグランドプレー ンGは、クロストークを低減する役割を果し� �さらに第3の配線層L3のグランドプレーンGが� ��加されることにより、クロストークを低減� ��る効果は更に大きくなる。

 さらに、半導体装置101では、第1の配線層 L1の上方に更に別の半導体チップ1Cを備えて� �る。この場合、第3の配線層L3のグランドプ� �ーンGは、この半導体チップ1Cに接続される� �号配線や電源配線の帰路電流経路として機� �する。つまり、半導体装置101では、プリン� �配線基板20に埋め込まれた半導体チップ1Bと� ��プリント配線基板20の上部に搭載された別� �半導体装置1Cとで、グランドが別々に形成さ れるので、それぞれに安定な基準電位を確保 できる。

 上記実施形態では、図6を用いて第1の配� �層L1のランド配置を説明したが、ランド配置 はこれに限定されない。図12は、第1の配線層 L1での他のランド配置を示す図である。ここ� ��は、製造品質を高めるために、最小スペー� ��となる箇所を少なくするランド配置を示し� ��いる。即ち、このランド配置では、図中の� ��ランドGNDのビアランド15bと前記ポストラン� ��14との近接は残るものの、図6のランド配置� ��比べて、前記電源VDDのビアランド15aを上下� ��横一列分、間引くことによって、グランドG NDのビアランド15bと電源配線との間隔を広げ� ��いる。

 さらに、ビア数が減る代わりに、図7に示 したランド配置での上下の電源VDDのビアラン ド15aがなくなるので、その分グランド配線を 太くできる。従って、このランド配置によれ ば、電源インピーダンスの上昇を抑えること ができる。

 また、上記実施形態では、半導体チップ1 ,1Bがフェースダウンでプリント配線基板10,20� ��埋め込まれ、半導体チップ1,1Bの端子が、第 1の配線層L1に配置されたポストランド14やビ� ��ランド15a,15bと接触するようにしたが、これ に限定されず、半導体チップ1,1Bの端子とポ� �トランド14やビアランド15a,15bとの間に、薄� �絶縁膜が介在してもよい。

 以下、実施例に基づいて本発明をより具体� ��に説明する。
(実施例1)
 図13~17は、本発明の第1の実施形態に基づい� ��作製された実施例1の半導体装置を示す図で ある。図13は第1の配線層L1を示しており、外� ��5列にある信号配線が放射状に引き出せてい ることがわかる。また、図14は、第1の配線層 L1での左上の配置を拡大して示したものであ� ��、電源とグランドが規則正しく並んでいる� ��とがわかる。さらに、図15は、第2の配線層L 2を示しており、プリント配線基板の略全面� �グランドプレーンが形成されていることが� �かる。

 図16は、図14に示した第1の配線層L1での真 下の第2の配線層L2を拡大して示したものであ り、上述したように、電源のビアを間引きし たことで、太いグランドパターンが電源の間 に形成できていることがわかる。また、図17� ��、第3の配線層L3を示しているが、本実施例� ��の半導体装置では、主に3つの電源領域A1~A3� ��有しており、これを図3~図5に示したような� ��ターンで実現するため、このような配置と� ��った。

 ここで、基板サイズを27×27mm、チップサ� �ズを9×9mm、半導体チップの接続端子数を約15 00ピン、BGAパッド数を625ピンとした。また、� ��1の配線層L1の最小L/Sを20/20μmとし、第2の配� ��層L2及び第3の配線層L3のL/Sを50/50μmとした。 さらに、ビアランド直径を160μm、ポストラン ド直径を80μmとした。

 半導体チップの接続端子ピッチをA=320μm� �することで、上記式1から導かれる最小スペ� ��スS1が40μm、また、上記式2から導かれる最� �スペースS2が66.3μmとなり、設計条件を満足� �ていることを確認した。さらに、半導体チ� �プのエリア端子の中で、信号配線に割り当� �られているのは外周5列であった。上記式3よ り求めた最小配線幅Lは26.7μmとなり、第1の配 線層L1のL/Sの条件を満足していることを確認� ��た。

(実施例2)
 次に、本発明の第2の実施形態に基づいて作 製された、半導体チップの回路面側及び背面 側に配線層を形成した実施例2について説明� �る。なお、図11に示す第4~第6の配線層L4~L6は� ��それぞれ上記した図13~17と同様とした。

 図18は、図11に示す第1の配線層L1のレイア ウトを示し、図19は、図11に示す第2の配線層L 2のレイアウトを示し、さらに、図20は、図11� ��示す第3の配線層L3のレイアウトをそれぞれ� ��している。ここで、第3の配線層L3には多少� ��配線が混在しているが、大半がグランドプ� ��ーンとなっていることがわかる。これによ� ��、第4の配線層L4の信号配線に対して、帰路� ��流経路を確保できる。

 以下、図13~図20に示した実施例2と図10に� �した比較例との比較結果として、両者の電� �インピーダンスを示す。具体的には、電磁� �シミュレータ(Ansoft社のSIWAVE)を用い、3つの� �源領域にある電源端子とその近傍のグラン� �端子を選び、半導体チップからBGAパッド側� �電源インピーダンスを算出した。なお、図21 では、配線層L1~L6でのインピーダンスの観測� ��を矢印で示し、観測時のグランド面を符号2 1で示した。

 図22~24は、実施例2の電源領域A1~A3での電� �インピーダンス特性をそれぞれ示している� �これに対して、図25~27は、前記電源領域A1~A3� ��対応する比較例の各電源領域での電源イン� ��ーダンス特性をそれぞれ示している。図中� ��横軸は周波数(GHz)とし、横軸をインピーダ� �ス(ω)とした。ここでは、各電源領域A1~A3と� �、A~Kで示す6~11個の端子の電源インピーダン� ��を算出した。

 その結果、電源領域A1では、実施例2の電� ��インピーダンスの方が、比較例に比べて格� ��に小さくなった。この理由は、比較例での6 層のフリップチップパッケージでは、前記コ ア層16が厚いので、これを貫通するビアのイ� ��ダクタンスが大きく、インピーダンスが高� ��、これに対して実施例2では、全てビルドア ップ層で形成されているので、ビア長が短く 、ビアのインダクタンスが小さくなり、電源 インピーダンスが小さくなったものと考えら れる。また、同様に電源領域A2、A3でも、実� �例2の電源インピーダンスが、比較例に比べ� ��同等、又はそれよりも改善されていること� ��わかる。

 以上の結果から、本実施例2に係る半導体 装置によれば、層数を減らすことによる電気 特性劣化を回避した製造品質を確保できるこ とが確認できた。なお、フリップチップパッ ケージに比べて、組立工程削減による組立コ スト削減、層数を少なくすることによるプリ ント配線基板の小型化、それに伴う半導体装 置全体の小型化が図れることは上述の通りで ある。

 本発明の半導体装置では、前記基本構成� ��加えて、以下の態様の採用が可能である。� ��導体チップ1の回路面には、マトリクス状に 端子が配列され、信号配線端子2が電源端子3a 及びグランド端子3bの外周側に配設されてい� ��。この場合、半導体チップは、多ピンかつ� ��ピッチのエリア端子を有することになる。

 電源用BGAパッド12が、対角線上に配置さ� �、電源配線で相互に接続されている。この� �合には、対角線上に配置された電源用BGAパ� �ドに電源端子を割り当て、例えば、これら� �太い配線で接続すれば、電源プレーンを形� �できないことによる電源やグランドのイン� �ーダンス上昇を抑えることができる。

 第1の配線層L1では、半導体チップの接続� ��子と接続されるバンプの直径又はポストラ� ��ド14の直径が、第2及び第3の配線層と接続さ れるビアランド15a,15bの直径よりも小さい。� �れにより、エリア端子の内側に位置する電� �端子やグランド端子を、その下方に位置す� �第2の配線層に形成されたグランドプレーン� ��、第3の配線層に形成された電源配線と接続 できる。

 第1の配線層の最小ピッチ(L/S)が、第2及び 第3の配線層の最小ピッチよりも小さい。こ� �場合には、第1の配線層で信号配線を引き出� ��ことができる。また、第2及び第3の配線層� �の配線の微細化を緩和することで、微細化� �よる歩留まり低下を回避できる。

 プリント配線基板20は、更に、半導体チ� �プ1Bの端子が形成されない背面側よりも上方 に、該背面側から見て、グランドプレーンが 形成される第4の配線層と、信号配線が形成� �れる第5の配線層とを順次に備える。これに� ��り、第1の配線層に形成された信号配線を、 第2及び第4の配線層に形成されたグランド層� ��挟み込むことになるから、最も信号配線密� ��の高い信号配線の上下どちらか一方に連続� ��な帰路電流の経路を確保でき、信号品質を� ��保できる。また、上下にグランドプレーン� ��形成されているので、配線密度の高い配線� ��のクロストークも低減できる。

 プリント配線基板は、背面側から見て、� ��5の配線層よりも遠い側に、信号配線が形成 される第6の配線層を更に備えてもよい。

 第6の配線層の上方に更に別の半導体チッ プ1Cを更に備える。この場合には、別の半導� ��装置に対しても連続的な帰路電流経路を確� ��することができる。さらに、一例として、� ��の半導体チップをメモリとし、プリント配� ��基板に埋め込まれた半導体チップをCPUとす� ��ば、これらのメモリとCPUとからなる信号処� ��ユニットを製造できる。

 第1の配線層上では、信号配線のバンプ又 はランドが千鳥状に配置される。これにより 、より高密度な配線が可能となる。

 第1の配線層では、信号配線の隣接する2� �のバンプ又はランドが、第2の配線層又は第3 の配線層と接続されるビアランドを挟んで配 置してもよい。

 本発明を特別に示し且つ例示的な実施形� ��を参照して説明したが、本発明は、その実� ��形態及びその変形に限定されるものではな� ��。当業者に明らかなように、本発明は、添� ��のクレームに規定される本発明の精神及び� ��囲を逸脱することなく、種々の変更が可能� ��ある。

 本出願は、2007年10月12日出願に係る日本� �許出願2007-266980号を基礎とし且つその優先権 を主張するものであり、引用によってその開 示の内容の全てを本出願の明細書中に加入す る。