| CN203387469U | 2014-01-08 | |||
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| US20150130539A1 | 2015-05-14 |
| 权利要求书 [权利要求 1] 一种 4.0-5.0 GHz 8W GaN单片功率放大器， 其特征在于， 包括输入匹 配网络、 级间匹配网络网络、 输出匹配网络、 栅极偏置电源、 漏极偏 置电源、 pHEMT晶体管 Sl、 S2、 S3、 S4、 S5; 所述的输入匹配网络的端口 1与信号源连接， 输入匹配网络的端口 2通 过电感 L1分别与栅极偏置电源的正极和级间匹配网络的端口 7相连， 栅极偏置电源的负极接地， 输入匹配网络的端口 3与 pHEMT晶体管 S1 的栅极相连， pHEMT晶体管 S1的源极接地， pHEMT晶体管 S1的漏极 与级间匹配网络的端口 1相连， 级间匹配网络的端口 6分别与漏极偏置 电源的正极和输出匹配网络的端口 7相连， 级间匹配网络的端口 7与栅 极偏置电源的正极相连， 级间匹配网络的端口 8通过级间匹配网络的 端口 7与栅极偏置电源的正极相连， 级间匹配网络的端口 2与 pHEMT 晶体管 S2的栅极相连， 级间匹配网络的端口 3与 pHEMT晶体管 S3的栅 极相连， 级间匹配网络的端口 4与 pHEMT晶体管 S4的栅极相连,级间 匹配网络的端口 5与 pHEMT晶体管 S5的栅极相连， 输出管芯 S2、 S3、 S4， S5的源极均接地， pHEMT晶体管 S2的漏极与输出匹配网络的端 口 2相连， pHEMT晶体管 S3的漏极与输出匹配网络的端口 3相连， pH EMT晶体管 S4的漏极与输出匹配网络的端口 4相连， pHEMT晶体管 S5 的漏极与输出匹配网络的端口 5相连， 输出匹配网络的端口 1与负载相 连， 输出匹配网络的端口 7的一端与端口 6相连， 另一端分别与间匹配 网络的端口 6和漏极偏置电源的正极相连， 漏极偏置电源的负极接地 所述的输入匹配网络包括与输入匹配网络的端口 3连接的接地电容 C1 ， 电容 C1的另一端与焊盘 PAD1的一端相连， 焊盘 PAD1的另一端分 别与电容 C2的一端和微带线 TL1的一端相连， 电容 C2的另一端与背孔 BVIA1的一端的相连， 背孔 BVIA1的另一端接地， 微带线 TL1的另一 端与电阻 R1的一端相连， 电阻 R1的另一端与十字形节点 Crosl的 1端 相连； 输入匹配网络的端口 1与电容 C3的一端相连， 电容 C3的另一端 与微带线 TL3的一端相连， 微带线 TL3的另一端分别与微带线 TL2的 一端和电容 C4的一端相连， 电容 C4的另一端与背孔 BVIA2的一端相 连， 背孔 BVIA2的另一端接地， 微带线 TL2的另一端与电感 L2的一端 相连， 电感 L2的另一端与十字形节点 Crosl的 4端相连， 十字形节点 Cr osl的 2端与微带线 TL4的一端相连， 微带线 TL4的另一端与电感 L3的 一端相连， 电感 L3的另一端分别与电阻 R2的一端和电容 C5的一端相 连， 电阻 R2的另一端和电容 C5的另一端相连并都与输入匹配网络的 端口 2相连； 所述的级间匹配网络包括与级间匹配网络的端口 1相连的信号源和微 带线 TL5， 信号源的另一端接地， 微带线 TL5的另一端与电感 L4的一 段相连， 电感 L4的另一端与十字形节点 Cros2的 4端相连， 级间匹配网 络的端口 6分别与接地电容 C6和焊盘 PAD2的一端连接， 焊盘 PAD2的 另一端分别与电容 C7的一端和微带线 TL6的一端连接， 电容 C7的另一 端与背孔 BVIA3的一端连接， 背孔 BVIA3的另一端接地， 微带线 TL6 的另一端与电感 L5的一端相连， 电感 L5的另一端与十字形节点 Cros2 的 1端相连， 十字形节点 Cros2的 2端与十字形节点 Cros3的 4端通过电 容 C8相连， 十字形节点 Cros3的 2端与电容 C9的一端相连， 电容 C9的 另一端与背孔 BVIA4的一端相连， 背孔 BVIA4的另一端接地， 十字形 节点 Cros3的 1端与微带线 TL7的一端相连， 微带线 TL7的一端通过弧 形节点 Cmvel与微带线 TL8的一端相连， 微带线 TL8的另一端与十字 形节点 Cros4的 4端相连， 级间匹配网络的端口 7分别与接地电容 C10和 焊盘 PAD3的一端连接， 焊盘 PAD3的另一端与电阻 R3的一端相连， 电阻 R3的另一端通过微带线 TL9与十字形节点 Cros4的 1端相连， 十字 形节点 Cros4的 2端通过微带线 TL10与电感 L6的一端相连， 电感 L6的 另一端与十字形节点 Cros5的 4端相连， 十字形节点 Cros5的 2端通过电 容 C11与背孔 BVIA5的一端相连背孔 BVIA5的另一端接地，十字形节点 Cros5的 1端通过微带线 TL11与弧形节点 Cmve3的一端相连， 弧形节点 Cmve3的另一端通过微带线 TL12与微带线 TL13的一端相连， 微带线 T L13的另一端与电阻 R5的一端相连， 电阻 R5的另一端与级间匹配网络 的端口 2相连， 电容 C12与电阻 R5并联， 十字形节点 Cros5的 3端通过 微带线 TL16与弧形节点 Cmve4的一端相连， 弧形节点 Cmve4的另一 端通过微带线 TL17与微带线 TL18的一端相连， 微带线 TL18的另一端 与电阻 R6的一端相连， 电阻 R6的另一端与级间匹配网络的端口 3相连 ， 电容 C13与电阻 R6并联， 级间匹配网络的端口 3通过微带线 TL15与 电阻 R9的一端相连， 电阻 R9的另一端通过微带线 TL14与级间匹配网 络的端口 2相连,十字形节点 Cros3的 3端通过微带线 TL21与弧形节点 Cr uve2的一端相连， 弧形节点 Cmve2的另一端通过微带线 TL22与十字 形节点 Cros6的 4端相连， 级间匹配网络的端口 8分别与接地电容 C14和 焊盘 PAD4的一端连接， 焊盘 PAD4的另一端与电阻 R4的一端相连， 电阻 R4的另一端通过微带线 TL23与十字形节点 Cros6的 3端相连， 十 字形节点 Cros6的 2端通过微带线 TL24与电感 L7的一端相连， 电感 L7 的另一端与十字形节点 Cros7的 4端相连， 十字形节点 Cros7的 2端通过 电容 C15与背孔 BVIA7的一端相连， 背孔 BVIA7的另一端接地， 十字 形节点 Cros7的 1端通过微带线 TL25和弧形节点 Cmve5的一端相连， 弧 形节点 Cmve5的另一端通过微带线 TL26与微带线 TL27的一端相连， 微带线 TL27的另一端与电阻 R7的一端相连， 电阻 R7的另一端与级间 匹配网络的端口 4相连， 电容 C16与电阻 R7并联， 级间匹配网络的端 口 4通过微带线 TL20与电阻 R10的一端相连， 电阻 R10的另一端通过微 带线 TL19与级间匹配网络的端口 3相连,十字形节点 CrOS7的 3端通过微 带线 TL30和弧形节点 Cmve6的一端相连， 弧形节点 Cmve6的另一端 通过微带线 TL31与微带线 TL32的一端相连， 微带线 TL32的另一端与 电阻 R3的一端相连， 电阻 R3的另一端与级间匹配网络的端口 5相连， 电容 C13与电阻 R8并联， 级间匹配网络的端口 5通过微带线 TL29与电 阻 Rl 1的一端相连， 电阻 Rl 1的另一端通过微带线 TL28与级间匹配网 络的端口 4相连； 所述的输出匹配网络包括与输出匹配网络的端口 2相连的锥形传输线 Taperl , 锥形传输线 Taperl的另一端与微带线 TL33的一端相连， 微带 线 TL33的另一端与 T形节点 Teel的 1端相连， T形节点 Teel的 3端与微 带线 TL34的一端相连， 微带线 TL34的另一端与 T形节点 Tee2的 2端相 连， 输出匹配网络的端口 7分别与接地电容 C19和焊盘 PAD5的一端，焊 盘 PAD5的另一端分别与电容 C18的一端和电感 L8的一端相连， 电容 C 18的另一端与背孔 BVIA7的一端相连， 背孔 BVIA7的另一端接地， 电 感 L8的另一端与 T形节点 Teel的 2端相连， 输出匹配网络的端口 3与锥 形传输线 Tape 的一端相连， 锥形传输线 Tape 的另一端与微带线 TL 36的一端相连， 微带线 TL36的另一端与 T形节点 Tee3的 2端相连， T形 节点 Tee3的 3端与微带线 TL35的一端相连， 微带线 TL35的一端与 T形 节点 Tee2的 1端相连， T形节点 Tee2的 3端与微带线 TL37的一端， 微带 线 TL37的另一端与 T形节点 Tee4的 1端相连， T形节点 Tee4的 3端与微 带线 TL38的一端相连， 微带线 TL38的另一端与电感 L9的一端相连， 电感 L5的另一端与十字形节点 Cros8的 2端相连， 背孔 BVIA8的一端接 地， 另一端与电容 C20的一端相连， 电容 C20的另一端与十字形节点 C ros8的 3端相连， 输出匹配网络的端口 1与焊盘 PAD5的一端相连， 焊 盘 PAD6的另一端与电容 C21的一端相连， 电容 C21的另一端与十字形 节点 CrosS的 1端相连， 十字形节点 Cros8的 4端与电感 L10的一端相连 ， 电感 L10的另一端与微带线 TL39的一端相连， 微带线 TL39的另一端 与 T形节点 Tee5的 3端相连， T形节点 Tee5的 1端与微带线 TL40的一端 相连， 微带线 TL40的另一端与 T形节点 Tee6的 3端相连， 输出匹配网 络的端口 4与锥形传输线 Tape 的一端相连， 锥形传输线 Taped的另 一端与微带线 TL42的一端相连， TL42的另一端与 T形节点 Tee7的 3端 相连， T形节点 Tee7的 1端与微带线 TL41的一端相连， 微带线 TL41的 另一端与 T形节点 Tee^ 相连， T形节点 Tee6的 2端与微带线 TL43 的一端相连， 微带线 TL43的另一端与 T形节点 Tee8的 3端相连， 输出 匹配网络的端口 5与锥形传输线 Taperf的一端相连， 锥形传输线 Taper 4的另一端与微带线 TL44的一端相连,微带线 TL44的另一端与 T形节点 Tee8的 2端相连， 输出匹配网络的端口 6分别与接地电容 C23的一端和 焊盘 PAD7的一端相连， 焊盘 PAD7的另一端分别与电容 C22的一端和 电感 L11的一端相连， 电容 C22的另一端与背孔 BVIA9的一端相连， 背孔 BVIA9的另一端接地， 电感 L11的另一端与 T形节点 Tee8的 1端相 连。 [权利要求 2] 根据权利要求 1所述的一种 4.0-5.0 GHz 8W GaN单片功率放大器， 其 特征在于， 所述的 pHEMT晶体管 S1为输出级管芯， pHEMT晶体管 S2 、 S3、 S4、 S5为输出级管芯； 所述的电容 C2、 电容 C3、 电容 C4、 电容 C5、 电容 C7、 电容 C8、 电容 C9、 电容 Cl l、 电容 C12、 电容 C13、 电容 C15、 电容 C16、 电容 C17 、 电容 C18、 电容 C20、 电容 C21、 电容 C22均为 MIM电容； 电阻 R2、 电阻 R3、 电阻 R4、 电阻 R5、 电阻 R6、 电阻 R7、 电阻 R8均为薄膜电阻 ， 所述的电感 L2、 电感 L3、 电感 L4、 电感 L5、 电感 L6、 电感 L7、 电 感 L8均为方形线圈平面电感， 所述的电感 L9、 L10均为圆形线圈平面 电感。 [权利要求 3] 如权利要求 1或 2所述的一种 4.0-5.0 GHz 8W GaN单片功率放大器的设 计方法， 其特征在于， 包括以下步骤： 根据 pHEMT晶体管管芯采用的功率密度、 管芯本身的功率大小、 栅 宽、 电路损耗和整个工作频段的效率要求， 确定管芯的尺寸； 并进一 步选取输出级管芯和输入级管芯； 使用负载牵引找出输出级管芯和输出级管芯的最佳负载阻抗即 Z u 、 Ζ 2和最佳源阻抗即 Z S1、 Z S2， 所述的最佳负载阻抗和最佳源阻抗 指管芯功率最大和效率最大进行折中的一个阻抗点； 具体包括： 分别 使用 LoadPuU即负载牵引和 SourcePuU即源牵引找出两种管芯的最佳负 载阻抗即 Z u、 Ζ 2和最佳源阻抗即 Z S1、 Z S2; 通过给管芯设置不同的 输入源阻抗和输出负载阻抗， 使用谐波平衡法计算各种输入输出阻抗 条件下功放管芯的功率和效率值， 经过反复的 LoadPull、 SourcePull迭 代最终找到一个使管芯功率或者效率最大的输入源阻抗和输出负载阻 抗； 据微波电路匹配理论， 借助 Smith圆图， 结合输出级管芯和输入的最 佳负载阻抗和最佳源阻抗进行各级匹配网络设计， 具体包括： 输入匹 配网络负责将设计大小的输入阻抗变换至 Z sl并同吋提供输入级管芯 的栅极偏置电源， 级间匹配网络负责将 Z U变换至 Z S2并同吋提供输入 级管芯的漏极偏执电源和输出级的栅极偏置电源， 输出匹配网络则负 责将 Z L2的大小变换至与输入阻抗设计大小相同， 并同吋提供输出级 管芯的漏极偏置电源； 使用 S参数仿真计算放大器的包括小信号增益、 输入输出驻波系数、 稳定系数在内的指标， 使用谐波平衡仿真计算放大器在输入管芯的输 入功率大小的输入吋的包括功率增益、 输出功率、 电源附加效率、 谐 波抑制在内的指标； 优化放大器的各级匹配网络， 即调整网络各部分 的电阻、 电容、 电感、 微带线尺寸， 使得多个参数符合要求； 按照优化后的电路原理图进行版图 Layout设计， 并将芯片尺寸限制在 设计范围内； 对版图进行电路、 电磁场联合仿真， 其中在仿真过程中 ， 管芯设置为电路仿真， 其余包括传输线、 电容、 电阻、 电感在内的 无源部分设置为电磁场仿真。 [权利要求 4] 根据权利要求 3所述的设计方法， 其特征在于， 所述的输出级管芯和 输入管级芯采用 NP25-00工艺， 管芯功率密度为 4.9 W/mm。 [权利要求 5] 根据权利要求 3所述的设计方法,其特征在于， 所述的使得多个参数符 合要求包括使小信号增益控制在 29dB左右， 稳定系数在 0.1~10GHz范 围内均大于 1.05， 输出功率大于 8.5W， 电源附加效率大于 45%。 |
[0001] 本发明专利涉及微电子技术、 微波技术、 半导体单片集成技术、 先进材料技术 和微波功率放大技术， 特别是小型化、 高效率、 高功率密度单片微波集成功率 放大技术,尤其涉及一种 4.0-5.0 GHz 8W GaN单片功率放大器及设计方法。
背景技术
[0002] 单片微波集成电路 (Monolithic Microwave Integrated Circuit, MMIC) 已成为 当前发展各种高科技武器的重要支柱， 已广泛用于各种先进的战术导弹、 电子 战、 通信系统、 陆海空基的各种先进的相控阵雷达 （特别是机载和星载雷达） ， 在民用商业的移动电话、 无线通信、 个人卫星通信网、 全球定位系统、 直播 卫星接收和毫米波自动防撞系统等方面已形成 正在飞速发展的巨大市场。
[0003] 由于 GaN材料所具有的独特优势， 如噪声系数优良、 最大电流高、 击穿电压高 、 振荡频率高、 频带宽、 动态范围大、 功率大、 附加效率高、 抗电磁辐射能力 强等特点， 为军事、 宇航和国防、 汽车领域以及工业、 太阳能、 发电和风力等 高功率领域的多种应用提供了独特的选择。 应用领域的扩展和军事需求的增加 是驱动 GaN半导体器件市场增长的主要力量。 需求量的增加主要是由于 GaN器件 所能带来的在器件重量和尺寸方面的显著改进 。 另外， GaN器件击穿电压的提升 有望推动 GaN在电动车辆中的使用量。
[0004] HEMT (High Electron Mobility Transistor) ， 高电子迁移率晶体管。 这是一种 异质结场效应晶体管， 又称为调制惨杂场效应晶体管 （MODFET) 、 二维电子 气场效应晶体管 （2-DEGFET) 、 选择惨杂异质结晶体管（SDHT)等。 HEMT是 电压控制器件， 栅极电压 Vg可控制异质结势阱的深度， 则可控制势阱中 2-DEG 的面密度， 从而控制着器件的工作电流。 高迁移率的二维电子气 （2-DEG) 存在 于调制惨杂的异质结中， 这种 2-DEG不仅迁移率很高， 而且在极低温度下也不" 冻结"， 则 HEMT有很好的低温性能,可用于低温研究工作（ 分数量子 Hall效应） 中。 实际上,对很短沟道的 HEMT,往往是高得多的瞬态漂移速度起着决定作 ， 从而有更高的饱和电流和饱和跨导。 pHEMT是对 HEMT的一种改进结构， 也称 为赝调制惨杂异质结场效应晶体管 （pMODFET) 。 采用 WIN Foundry的 NP25-00 GaN工艺的放大器考虑到 GaN器件增益压缩较缓慢， 一般在 8-10dB增益压缩点达 到最大功率或效率点， 因此 GaN功率放大器的线性度较差， 故谐波抑制度也较差 。 小信号增益约为 29-31dB， 需要两级放大； 又考虑到较高的小信号增益将导致 稳定性能下降， 放大器容易发生自激震荡， 因此需要非常小心的设计各级匹配 和电源偏置网络， 控制放大器增益的和稳定系数。
技术问题
[0005] 本发明的目的在于克服现有技术的不足， 公幵了一种 4.0-5.0 GHz 8W GaN单片 功率放大器及设计方法。 问题的解决方案
技术解决方案
[0006] 4.0-5.0 GHz 8W GaN单片功率放大器， 包括输入匹配网络、 级间匹配网络网络 、 输出匹配网络、 栅极偏置电源、 漏极偏置电源、 pHEMT晶体管 Sl、 S2、 S3、 S4、 S5。
[0007] 所述的输入匹配网络的端口 1与信号源连接， 输入匹配网络的端口 2通过电感 L1 分别与栅极偏置电源的正极和级间匹配网络的 端口 7 相连， 栅极偏置电源的负极 接地， 输入匹配网络的端口 3与 pHEMT晶体管 S1的栅极相连， pHEMT晶体管 S1 的源极接地， pHEMT晶体管 S1的漏极与级间匹配网络的端口 1相连， 级间匹配网 络的端口 6分别与漏极偏置电源的正极和输出匹配网络 端口 7相连， 级间匹配 网络的端口 7与栅极偏置电源的正极相连， 级间匹配网络的端口 8通过级间匹配 网络的端口 7与栅极偏置电源的正极相连， 级间匹配网络的端口 2与 pHEMT晶体 管 S2的栅极相连， 级间匹配网络的端口 3与 pHEMT晶体管 S3的栅极相连， 级间匹 配网络的端口 4与 pHEMT晶体管 S4的栅极相连,级间匹配网络的端口 5与 pHEMT 晶体管 S5的栅极相连， 输出管芯 S2、 S3、 S4， S5的源极均接地， pHEMT晶体管 S2的漏极与输出匹配网络的端口 2相连， pHEMT晶体管 S3的漏极与输出匹配网络 的端口 3相连， pHEMT晶体管 S4的漏极与输出匹配网络的端口 4相连， pHEMT晶 体管 S5的漏极与输出匹配网络的端口 5相连， 输出匹配网络的端口 1与负载相连 ， 输出匹配网络的端口 7的一端与端口 6相连， 另一端分别与间匹配网络的端口 6 和漏极偏置电源的正极相连， 漏极偏置电源的负极接地；
[0008] 各匹配级网络具体设计如下：
[0009] 所述的输入匹配网络包括与输入匹配网络的端 口 3连接的接地电容 Cl， 电容 C1 的另一端与焊盘 PAD1 的一端相连， 焊盘 PAD1的另一端分别与电容 C2的一端和 微带线 TL1的一端相连， 电容 C2的另一端与背孔 BVIA1的一端的相连， 背孔 BVI A1的另一端接地， 微带线 TL1的另一端与电阻 R1的一端相连， 电阻 R1的另一端 与十字形节点 Crosl的 1端相连； 输入匹配网络的端口 1与电容 C3的一端相连， 电 容 C3的另一端与微带线 TL3的一端相连， 微带线 TL3的另一端分别与微带线 TL2 的一端和电容 C4的一端相连， 电容 C4的另一端与背孔 BVIA2的一端相连， 背孔 B VIA2的另一端接地， 微带线 TL2的另一端与电感 L2的一端相连， 电感 L2的另一 端与十字形节点 Cros l的 4端相连， 十字形节点 Crosl的 2端与微带线 TL4的一端相 连， 微带线 TL4的另一端与电感 L3的一端相连， 电感 L3的另一端分别与电阻 R2 的一端和电容 C5的一端相连， 电阻 R2的另一端和电容 C5的另一端相连并都与输 入匹配网络的端口 2相连；
[0010] 所述的级间匹配网络包括与级间匹配网络的端 口 1相连的信号源和微带线 TL5， 信号源的另一端接地， 微带线 TL5的另一端与电感 L4的一段相连， 电感 L4的另一 端与十字形节点 Cros 2的 4端相连， 级间匹配网络的端口 6分别与接地电容 C6和焊 盘 PAD2的一端连接， 焊盘 PAD2的另一端分别与电容 C7的一端和微带线 TL6的一 端连接， 电容 C7的另一端与背孔 BVIA3的一端连接， 背孔 BVIA3的另一端接地 ， 微带线 TL6的另一端与电感 L5的一端相连， 电感 L5的另一端与十字形节点 Cros 2的 1端相连， 十字形节点 Cros2的 2端与十字形节点 Cros3的 4端通过电容 C8相连， 十字形节点 Cros3的 2端与电容 C9的一端相连， 电容 C9的另一端与背孔 BVIA4的 一端相连， 背孔 BVIA4的另一端接地， 十字形节点 Cros3的 1端与微带线 TL7的一 端相连， 微带线 TL7的一端通过弧形节点 Cmvel与微带线 TL8的一端相连， 微带 线 TL8的另一端与十字形节点 Cros4的 4端相连， 级间匹配网络的端口 7分别与接 地电容 C10和焊盘 PAD3的一端连接， 焊盘 PAD3的另一端与电阻 R3的一端相连， 电阻 R3的另一端通过微带线 TL9与十字形节点 Cros4的 1端相连， 十字形节点 Cros 4的 2端通过微带线 TL10与电感 L6的一端相连， 电感 L6的另一端与十字形节点 Cro s5的 4端相连， 十字形节点 Cros5的 2端通过电容 C11与背孔 BVIA5的一端相连背孔 BVIA5的另一端接地，十字形节点 Cros5的 1端通过微带线 TL11与弧形节点 Cmve3 的一端相连， 弧形节点 Cmve3的另一端通过微带线 TL12与微带线 TL13的一端相 连， 微带线 TL13的另一端与电阻 R5的一端相连， 电阻 R5的另一端与级间匹配网 络的端口 2相连， 电容 C12与电阻 R5并联， 十字形节点 Cros5的 3端通过微带线 TL1 6与弧形节点 Cmve4的一端相连， 弧形节点 Cmve4的另一端通过微带线 TL17与微 带线 TL18的一端相连， 微带线 TL18的另一端与电阻 R6的一端相连， 电阻 R6的另 一端与级间匹配网络的端口 3相连， 电容 C13与电阻 R6并联， 级间匹配网络的端 口 3通过微带线 TL15与电阻 R9的一端相连， 电阻 R9的另一端通过微带线 TL14与 级间匹配网络的端口 2相连,十字形节点 Cros3的 3端通过微带线 TL21与弧形节点 Cr uve2的一端相连， 弧形节点 Cmve2的另一端通过微带线 TL22与十字形节点 Cros6 的 4端相连， 级间匹配网络的端口 8分别与接地电容 C14和焊盘 PAD4的一端连接 ， 焊盘 PAD4的另一端与电阻 R4的一端相连， 电阻 R4的另一端通过微带线 TL23 与十字形节点 Cros6的 3端相连， 十字形节点 Cros6的 2端通过微带线 TL24与电感 L 7的一端相连， 电感 L7的另一端与十字形节点 Cr OS 7的 4端相连， 十字形节点 Cros7 的 2端通过电容 C15与背孔 BVIA7的一端相连， 背孔 BVIA7的另一端接地， 十字 形节点 Cr OS 7的 1端通过微带线 TL25和弧形节点 Cmve5的一端相连， 弧形节点 Cm ve5的另一端通过微带线 TL26与微带线 TL27的一端相连， 微带线 TL27的另一端 与电阻 R7的一端相连， 电阻 R7的另一端与级间匹配网络的端口 4相连， 电容 C16 与电阻 R7并联， 级间匹配网络的端口 4通过微带线 TL20与电阻 R10的一端相连， 电阻 R10的另一端通过微带线 TL19与级间匹配网络的端口 3相连,十字形节点 Cros 7的 3端通过微带线 TL30和弧形节点 Cmve6的一端相连， 弧形节点 Cmve6的另一 端通过微带线 TL31与微带线 TL32的一端相连， 微带线 TL32的另一端与电阻 R3的 一端相连， 电阻 R3的另一端与级间匹配网络的端口 5相连， 电容 C13与电阻 R8并 联， 级间匹配网络的端口 5通过微带线 TL29与电阻 R11的一端相连， 电阻 R11的 另一端通过微带线 TL28与级间匹配网络的端口 4相连；
所述的输出匹配网络包括与输出匹配网络的端 口 2相连的锥形传输线 Taperl , 锥形传输线 Taperl的另一端与微带线 TL33的一端相连， 微带线 TL33的另一端与 T 形节点 Teel的 1端相连， T形节点 Teel的 3端与微带线 TL34的一端相连， 微带线 T L34的另一端与 T形节点 Tee2的 2端相连， 输出匹配网络的端口 7分别与接地电容 C 19和焊盘 PAD5的一端，焊盘 PAD5的另一端分别与电容 C18的一端和电感 L8的一 端相连， 电容 C18的另一端与背孔 BVIA7的一端相连， 背孔 BVIA7的另一端接地 ， 电感 L8的另一端与 T形节点 Teel的 2端相连， 输出匹配网络的端口 3与锥形传输 线 Tape 的一端相连， 锥形传输线 Tape 的另一端与微带线 TL36的一端相连， 微 带线 TL36的另一端与 T形节点 Tee3的 2端相连， T形节点 Tee3的 3端与微带线 TL35 的一端相连， 微带线 TL35的一端与 T形节点 Tee2的 1端相连， T形节点 Tee2的 3端 与微带线 TL37的一端， 微带线 TL37的另一端与 T形节点 Tee4的 1端相连， T形节 点 Tee4的 3端与微带线 TL38的一端相连， 微带线 TL38的另一端与电感 L9的一端 相连， 电感 L5的另一端与十字形节点 CrosS的 2端相连， 背孔 BVIA8的一端接地， 另一端与电容 C20的一端相连， 电容 C20的另一端与十字形节点 CrosS的 3端相连 ， 输出匹配网络的端口 1与焊盘 PAD5的一端相连， 焊盘 PAD6的另一端与电容 C2 1的一端相连， 电容 C21的另一端与十字形节点 CrosS的 1端相连， 十字形节点 Cros 8 的 4端与电感 L10的一端相连， 电感 L10的另一端与微带线 TL39的一端相连， 微 带线 TL39的另一端与 T形节点 Tee5的 3端相连， T形节点 Tee5的 1端与微带线 TL40 的一端相连， 微带线 TL40的另一端与 T形节点 Tee6的 3端相连， 输出匹配网络的 端口 4与锥形传输线 Taped的一端相连， 锥形传输线 Tape 的另一端与微带线 TL4 2的一端相连， TL42的另一端与 T形节点 Tee7的 3端相连， T形节点 Tee7的 1端与微 带线 TL41的一端相连， 微带线 TL41的另一端与 T形节点 Tee6的 1端相连， T形节 点 Tee6的 2端与微带线 TL43的一端相连， 微带线 TL43的另一端与 T形节点 Tee8的 3端相连， 输出匹配网络的端口 5与锥形传输线 Tap e r4的一端相连， 锥形传输线 Ta per4的另一端与微带线 TL44的一端相连,微带线 TL44的另一端与 T形节点 Tee8的 2 端相连， 输出匹配网络的端口 6分别与接地电容 C23的一端和焊盘 PAD7的一端相 连， 焊盘 PAD7的另一端分别与电容 C22的一端和电感 L11的一端相连， 电容 C22 的另一端与背孔 BVIA9 的一端相连， 背孔 BVIA9的另一端接地， 电感 L11的另一 端与 T形节点 Tee8的 1端相连。 [0012] 其中所述的电容 C2、 电容 C3、 电容 C4、 电容 C5、 电容 C7、 电容 C8、 电容 C9、 电容 Cl l、 电容 C12、 电容 C13、 电容 C15、 电容 C16、 电容 C17、 电容 C18、 电容
C20、 电容 C21、 电容 C22均为 MIM电容； 电阻 R2、 电阻 R3、 电阻 R4、 电阻 R5、 电阻 R6、 电阻 R7、 电阻 R8均为薄膜电阻， 所述的电感 L2、 电感 L3、 电感 L4、 电 感 L5、 电感 L6、 电感 L7、 电感 L8均为方形线圈平面电感， 所述的电感 L9、 L10 均为圆形线圈平面电感。
[0013] 根据 pHEMT晶体管的管芯采用的功率密度、 管芯本身的功率大小、 栅宽、 电 路损耗和整个工作频段的效率要求， 确定管芯的有缘尺寸； 选取输出级管芯和 输入级管芯， 由于管芯尺寸无法达到所述的 4.0-5.0 GHz 8W GaN单片功率放大器 的输出级管芯的栅宽， 故所述的输出级管芯选 4只 6*100um管芯进行 4路功率合成 ， 输入级管芯的合成取决于末级管芯的总驱动功 率， 故输入级选取 1只 4*100um 骨心。
[0014] 再分别使用 LoadPull (负载牵引） 和 SourcePull (源牵引） 找出4*1001^1和6*10
Oum两种管芯的最佳负载阻抗 （Z u 、 Z L2 ) 和最佳源阻抗 （Z S1 、 Z S2 ) 。 所谓最 佳阻抗是指管芯功率最大和效率最大进行折中 的一个阻抗点。
[0015] 根据管芯的最佳负载阻抗和最佳源阻抗进行各 级匹配网络设计， 具体地说， 输 入匹配网络负责将 50Ohm输入阻抗变换至 Z S1 并同吋提供输入级管芯的栅极偏置 电源， 级间匹配网络负责将 Z u 变换至 Z S2 并同吋提供输入级管芯的漏极偏执电 源和输出级的栅极偏置电源， 输出匹配网络则负责将 Z 2 变换至 50Ohm并同吋提 供输出级管芯的漏极偏置电源。
[0016] 使用 S参数仿真计算放大器的小信号增益、 输入输出驻波系数、 稳定系数等， 使用谐波平衡仿真计算放大器在 18dBm输入吋的功率增益、 输出功率、 电源附加 效率、 谐波抑制等指标。 优化放大器的各级匹配网络， 即调整网络各部分的电 阻、 电容、 电感、 微带线尺寸， 使得多个参数符合要求。
[0017] 按照优化后的电路原理图进行版图 Layout设计， 并将芯片尺寸限制在 2.5mm*3.
0mm范围内。 对版图进行电路、 电磁场联合仿真： 其中， 管芯设置为电路仿真 ， 其余传输线、 电容、 电阻、 电感等无源部分设置为电磁场仿真。
发明的有益效果 有益效果
[0018] 本发明的有益效果优化了稳定系数、 输入输出驻波系统、 增益、 功率、 效率、 谐波抑制等指标， 使小信号增益控制在 29dB左右， 稳定系数在 0.1~10GHz范围内 均大于 1.05， 输出功率大于 8.5W， 电源附加效率大于 45%。
对附图的简要说明
附图说明
[0019] 图 1为本发明放大器原理框图；
[0020] 图 2为本发明放大器版图；
[0021] 图 3输入匹配网络设计图；
[0022] 图 4级间匹配网络设计图；
[0023] 图 5输出匹配网络设计图；
[0024] 图 6为输入输出阻抗 Smith圆图；
[0025] 图 7为输入输出反射示意图；
[0026] 图 8为稳定系数示意图；
[0027] 图 9为输出功率 （W) 与电源附加效率曲线图；
[0028] 图 10为输出功率 （W) 与电源附加效率列表图；
[0029] 图 11为功率增益与输出功率 (W)对比图；
[0030] 图 12为谐波抑制图。
本发明的实施方式
[0031] 下面结合附图进一步详细描述本发明的技术方 案：
[0032] 4.0-5.0 GHz 8W GaN单片功率放大器， 包括输入匹配网络、 级间匹配网络网络 、 输出匹配网络、 栅极偏置电源、 漏极偏置电源、 pHEMT晶体管 Sl、 S2、 S3、 S4、 S5;
[0033] 本发明原理框图如图 1所示， 所述的输入匹配网络的端口 1与信号源连接， 输入 匹配网络的端口 2通过电感 L1分别与栅极偏置电源的正极和级间匹配网络 端口 7相连， 栅极偏置电源的负极接地， 输入匹配网络的端口 3与 pHEMT晶体管 S1的 栅极相连， pHEMT晶体管 S1的源极接地， pHEMT晶体管 S1的漏极与级间匹配网 络的端口 1相连， 级间匹配网络的端口 6分别与漏极偏置电源的正极和输出匹配 网络的端口 7相连， 级间匹配网络的端口 7与栅极偏置电源的正极相连， 级间匹 配网络的端口 8通过级间匹配网络的端口 7与栅极偏置电源的正极相连， 级间匹 配网络的端口 2与 pHEMT晶体管 S2的栅极相连， 级间匹配网络的端口 3与 pHEMT 晶体管 S3的栅极相连， 级间匹配网络的端口 4与 pHEMT晶体管 S4的栅极相连,级 间匹配网络的端口 5与 pHEMT晶体管 S5的栅极相连， 输出管芯 S2、 S3、 S4， S5 的源极均接地， pHEMT晶体管 S2的漏极与输出匹配网络的端口 2相连， pHEMT 晶体管 S3的漏极与输出匹配网络的端口 3相连， pHEMT晶体管 S4的漏极与输出匹 配网络的端口 4相连， pHEMT晶体管 S5的漏极与输出匹配网络的端口 5相连， 输 出匹配网络的端口 1与负载相连， 输出匹配网络的端口 7的一端与端口 6相连， 另 一端分别与间匹配网络的端口 6和漏极偏置电源的正极相连， 漏极偏置电源的负 极接地；
[0034] 各匹配级网络具体涉及如下：
[0035] 如图 3所示， 所述的输入匹配网络包括与输入匹配网络的端 口 3连接的接地电容 Cl， 电容 C1的另一端与焊盘 PAD1的一端相连， 焊盘 PAD1的另一端分别与电容 C2的一端和微带线 TL1的一端相连， 电容 C2的另一端与背孔 BVIA1的一端的相 连， 背孔 BVIA1的另一端接地， 微带线 TL1的另一端与电阻 R1的一端相连， 电阻 R1的另一端与十字形节点 Crosl的 1端相连； 输入匹配网络的端口 1与电容 C3的一 端相连， 电容 C3的另一端与微带线 TL3的一端相连， 微带线 TL3的另一端分别与 微带线 TL2的一端和电容 C4的一端相连， 电容 C4的另一端与背孔 BVIA2的一端 相连， 背孔 BVIA2的另一端接地， 微带线 TL2的另一端与电感 L2的一端相连， 电 感 L2的另一端与十字形节点 Crosl的 4端相连， 十字形节点 Crosl的 2端与微带线 T L4的一端相连， 微带线 TL4的另一端与电感 L3的一端相连， 电感 L3的另一端分 别与电阻 R2的一端和电容 C5的一端相连， 电阻 R2的另一端和电容 C5的另一端相 连并都与输入匹配网络的端口 2相连；
[0036] 如图 4所示， 所述的级间匹配网络包括与级间匹配网络的端 口 1相连的信号源和 微带线 TL5， 信号源的另一端接地， 微带线 TL5的另一端与电感 L4的一段相连， 电感 L4的另一端与十字形节点 Cros2的 4端相连， 级间匹配网络的端口 6分别与接 地电容 C6和焊盘 PAD2的一端连接， 焊盘 PAD2的另一端分别与电容 C7的一端和 微带线 TL6的一端连接， 电容 C7的另一端与背孔 BVIA3的一端连接， 背孔 BVIA3 的另一端接地， 微带线 TL6的另一端与电感 L5的一端相连， 电感 L5的另一端与十 字形节点 Cros2的 1端相连， 十字形节点 Cros2的 2端与十字形节点 Cros3的 4端通过 电容 C8相连， 十字形节点 Cros3的 2端与电容 C9的一端相连， 电容 C9的另一端与 背孔 BVIA4的一端相连， 背孔 BVIA4的另一端接地， 十字形节点 Cros3的 1端与微 带线 TL7的一端相连， 微带线 TL7的一端通过弧形节点 Cmvel与微带线 TL8的一 端相连， 微带线 TL8的另一端与十字形节点 Cros4的 4端相连， 级间匹配网络的端 口 7分别与接地电容 C10和焊盘 PAD3的一端连接， 焊盘 PAD3的另一端与电阻 R3 的一端相连， 电阻 R3的另一端通过微带线 TL9与十字形节点 Cr OS 4的 1端相连， 十 字形节点 Cros4的 2端通过微带线 TL10与电感 L6的一端相连， 电感 L6的另一端与 十字形节点 Cros5的 4端相连， 十字形节点 Cros5的 2端通过电容 C11与背孔 BVIA5 的一端相连背孔 BVIA5的另一端接地，十字形节点 Cros5的 1端通过微带线 TL11与 弧形节点 Cmve3的一端相连， 弧形节点 Cmve3的另一端通过微带线 TL12与微带 线 TL13的一端相连， 微带线 TL13的另一端与电阻 R5的一端相连， 电阻 R5的另一 端与级间匹配网络的端口 2相连， 电容 C12与电阻 R5并联， 十字形节点 Cros5的 3 端通过微带线 TL16与弧形节点 Cmve4的一端相连， 弧形节点 Cmve4的另一端通 过微带线 TL17与微带线 TL18的一端相连， 微带线 TL18的另一端与电阻 R6的一端 相连， 电阻 R6的另一端与级间匹配网络的端口 3相连， 电容 C13与电阻 R6并联， 级间匹配网络的端口 3通过微带线 TL15与电阻 R9的一端相连， 电阻 R9的另一端 通过微带线 TL14与级间匹配网络的端口 2相连,十字形节点 Cros3的 3端通过微带线 TL21与弧形节点 Cmve2的一端相连， 弧形节点 Cmve2的另一端通过微带线 TL22 与十字形节点 Cr OS 6的 4端相连， 级间匹配网络的端口 8分别与接地电容 C14和焊 盘 PAD4的一端连接， 焊盘 PAD4的另一端与电阻 R4的一端相连， 电阻 R4的另一 端通过微带线 TL23与十字形节点 Cros6的 3端相连， 十字形节点 Cros6的 2端通过 微带线 TL24与电感 L7的一端相连， 电感 L7的另一端与十字形节点 Cros7的 4端相 连， 十字形节点 Cros7的 2端通过电容 C15与背孔 BVIA7的一端相连， 背孔 BVIA7 的另一端接地， 十字形节点 Cros7的 1端通过微带线 TL25和弧形节点 Cmve5的一 端相连， 弧形节点 Cmve5的另一端通过微带线 TL26与微带线 TL27的一端相连， 微带线 TL27的另一端与电阻 R7的一端相连， 电阻 R7的另一端与级间匹配网络的 端口 4相连， 电容 C16与电阻 R7并联， 级间匹配网络的端口 4通过微带线 TL20与 电阻 R10的一端相连， 电阻 R10的另一端通过微带线 TL19与级间匹配网络的端口 3相连,十字形节点 Cros7的 3端通过微带线 TL30和弧形节点 Cmve6的一端相连， 弧 形节点 Cmve6的另一端通过微带线 TL31与微带线 TL32的一端相连， 微带线 TL32 的另一端与电阻 R3 的一端相连， 电阻 R3的另一端与级间匹配网络的端口 5相连， 电容 C13与电阻 R8并联， 级间匹配网络的端口 5通过微带线 TL29与电阻 R11的一 端相连， 电阻 R11的另一端通过微带线 TL28与级间匹配网络的端口 4相连； 如图 5所示， 所述的输出匹配网络包括与输出匹配网络的端 口 2相连的锥形传输 线 Taperl , 锥形传输线 Taperl的另一端与微带线 TL33的一端相连， 微带线 TL33 的另一端与 T形节点 Tee l的 1端相连， T形节点 Teel的 3端与微带线 TL34的一端相 连， 微带线 TL34的另一端与 T形节点 Tee2的 2端相连， 输出匹配网络的端口 7分别 与接地电容 C19和焊盘 PAD5的一端，焊盘 PAD5的另一端分别与电容 C18的一端和 电感 L8的一端相连， 电容 C18的另一端与背孔 BVIA7的一端相连， 背孔 BVIA7的 另一端接地， 电感 L8的另一端与 T形节点 Teel的 2端相连， 输出匹配网络的端口 3 与锥形传输线 Tape 的一端相连， 锥形传输线 Tape 的另一端与微带线 TL36的一 端相连， 微带线 TL36的另一端与 T形节点 Tee3的 2端相连， T形节点 Tee3的 3端与 微带线 TL35的一端相连， 微带线 TL35的一端与 T形节点 Tee2的 1端相连， T形节 点 Tee2的 3端与微带线 TL37的一端， 微带线 TL37的另一端与 T形节点 Tee4的 1端 相连， T形节点 Tee4的 3端与微带线 TL38的一端相连， 微带线 TL38的另一端与电 感 L9的一端相连， 电感 L5的另一端与十字形节点 Cros8的 2端相连， 背孔 BVIA8 的一端接地， 另一端与电容 C20的一端相连， 电容 C20的另一端与十字形节点 Cro s8的 3端相连， 输出匹配网络的端口 1与焊盘 PAD5的一端相连， 焊盘 PAD6的另一 端与电容 C21的一端相连， 电容 C21的另一端与十字形节点 CrosS的 1端相连， 十 字形节点 Cros8的 4端与电感 L10的一端相连， 电感 L10的另一端与微带线 TL39的 一端相连， 微带线 TL39的另一端与 T形节点 Tee5的 3端相连， T形节点 Tee5的 1端 与微带线 TL40的一端相连， 微带线 TL40的另一端与 T形节点 Tee6的 3端相连， 输 出匹配网络的端口 4与锥形传输线 Taped的一端相连， 锥形传输线 Tape 的另一 端与微带线 TL42的一端相连， TL42的另一端与 T形节点 Tee7的 3端相连， T形节 点 Tee7的 1端与微带线 TL41的一端相连， 微带线 TL41的另一端与 T形节点 Tee6的 1端相连， T形节点 Tee6的 2端与微带线 TL43的一端相连， 微带线 TL43的另一端 与 T形节点 Tee8的 3端相连， 输出匹配网络的端口 5与锥形传输线 Taperf的一端相 连， 锥形传输线 Tap e r4的另一端与微带线 TL44的一端相连,微带线 TL44的另一端 与 T形节点 Tee8的 2端相连， 输出匹配网络的端口 6分别与接地电容 C23的一端和 焊盘 PAD7的一端相连， 焊盘 PAD7的另一端分别与电容 C22的一端和电感 L11的 一端相连， 电容 C22的另一端与背孔 BVIA9的一端相连， 背孔 BVIA9的另一端接 地， 电感 LI 1的另一端与 T形节点 Tee8的 1端相连。
[0038] 其中所述的电容 C2、 电容 C3、 电容 C4、 电容 C5、 电容 C7、 电容 C8、 电容 C9、 电容 Cl l、 电容 C12、 电容 C13、 电容 C15、 电容 C16、 电容 C17、 电容 C18、 电容 C20、 电容 C21、 电容 C22均为 MIM电容； 电阻 R2、 电阻 R3、 电阻 R4、 电阻 R5、 电阻 R6、 电阻 R7、 电阻 R8均为薄膜电阻， 所述的电感 L2、 电感 L3、 电感 L4、 电 感 L5、 电感 L6、 电感 L7、 电感 L8均为方形线圈平面电感， 所述的电感 L9、 L10 均为圆形线圈平面电感。
[0039] 4.0-5.0 GHz 8W GaN单片功率放大器的设计方法如下：
[0040] 首先确定管芯的有源尺寸， NP25-00工艺管芯的功率密度约为 4.9W/mm， 则对 8 W放大器而言输出级管芯的栅宽最小仅需 1.7mm， 但是单个管芯尺寸无法达到， 故必须采用多管芯合成。 又考虑到电路损耗以及整个工作频段的效率要 求， 输 出级选取 4只 6*100um管芯进行 4路功率合成。 单管功率增益约为 11.5dB， 功率分 配与合成的损耗约按 4dB计， 则末级 4路管芯的总功率增益约为 13.5dB。 单管驱 动功率 21dBm， 单管输出功率 34.0dBm， 输出级的合成损耗控制在 ldB以内， 则 输出功率可达 39.5dBm (8.9W) 。 级间匹配损耗和功率分配损耗按 3dB计， 末级 4管芯的总驱动功率约为 30dBm， 故输入级选取 1只 4*100um管芯， 输入功率 18dB m, 功率增益 12dB， 输出功率 30dBm。
[0041] 用负载牵引找出输出级管芯和输出级管芯的最 佳负载阻抗即 Z u 、 Ζ 2 和最佳源 阻抗即 Z S1 、 Z S2 ， 所述的最佳负载阻抗和最佳源阻抗指管芯功率 最大和效率最大 进行折中的一个阻抗点； 具体步骤包括： 分别使用 LoadPuU即负载牵引和 Source Pull即源牵引找出 4*100um和 6*100um两种管芯的最佳负载阻抗即 Z u 、 Z ί2 和最 佳源阻抗即 Z S1 、 Z S2 。 通过给管芯设置不同的输入源阻抗和输出负载 阻抗， 使用 谐波平衡法计算各种输入输出阻抗条件下功放 管芯的功率和效率值， 经过反复 的 LoadPuU SourcePull迭代最终找到一个使管芯功率或者效 最大的输入源阻 抗和输出负载阻抗。
[0042] 根据管芯的最佳负载阻抗和最佳源阻抗进行各 级匹配网络设计， 具体地说， 输 入匹配网络负责将 50Ohm输入阻抗变换至 Z S1 并同吋提供输入级管芯的栅极偏置 电源， 级间匹配网络负责将 Z u 变换至 Z S2 并同吋提供输入级管芯的漏极偏执电 源和输出级的栅极偏置电源， 输出匹配网络则负责将 Z L 2 变换至 50Ohm并同吋提 供输出级管芯的漏极偏置电源。
[0043] 使用 S参数仿真计算放大器的小信号增益、 输入输出驻波系数、 稳定系数等， 使用谐波平衡仿真计算放大器在 18dBm输入吋的功率增益、 输出功率、 电源附加 效率、 谐波抑制等指标， 仿真效果如图 6〜图 10所示， 图 1为本发明放大器原理框 图； 图 2为本发明放大器版图图 3输入匹配网络设计图； 图 4级间匹配网络设计图 ； 图 5输出匹配网络设计图； 图 6为输入输出阻抗 Smith圆图； 图 7为输入输出反射 示意图； 图 8为稳定系数示意图； 图 9为输出功率 （W) 与电源附加效率曲线图； 图 10为输出功率 （W) 与电源附加效率列表图； 图 11为功率增益与输出功率 (W) 对比图； 图 12为谐波抑制图。 本发明优化放大器的各级匹配网络， 使小信号增 益控制在 29dB左右， 稳定系数在 0.1-lOGHz范围内均>1.05， 输出功率〉 8.5W， 电源附加效率 >45%。
[0044] 按照优化后的电路原理图进行版图 Layout设计， 并将芯片尺寸限制在 2.5mm*3.
0mm范围内。 对版图进行电路、 电磁场联合仿真： 其中， 管芯设置为电路仿真 ， 其余传输线、 电容 MIM电容、 电阻、 电感等无源部分设置为电磁场仿真。