図1A、1Bは、本発明の実施の形態の概要を 説明する図である。図1Aに示す参照画像メモ� ��30において、探索範囲の最下ラインのデー� �Data3がメモリのバンクaにあり、次の探索範� �の最上ラインのデータData1およびData2が、そ� ��ぞれバンクa、バンクbにあったとする。こ� �らのデータをPEアレイ部4に供給するために� �参照画像メモリ30から同時に読み出そうとす ると、Data1とData3とが同じバンクaに存在する� ��め、バンク競合が生じる。

 そこで、図1Bに示すメモリリード部1の競� ��バンク先行読み出し制御部10は、画面外の� �索範囲における動きベクトルを検出すると� �に、探索範囲の最下ラインと最上の2ライン� ��の間でバンク競合が生じる場合には、最下� ��インのデータData3の読み出しを、直前のラ� �ンの読み出しと同時に先行して読み出すよ� �に制御する。

 画素並び替え部2は、メモリ3から読み出� �た画素データを、PEアレイ部4における演算� �序に従って並び替えて、PEアレイ部4に供給� �る。特に、先行して読み出した最下ライン� �データData3を、読み込みデータ保持回路20に� ��持し、PEアレイ部4の入力が必要になった時� ��で、PEアレイ部4に供給する。

 また、画素並び替え部2における水平方向 コピー部22は、水平方向の画面外の探索範囲� ��おける動きベクトルを検出するときに、画� ��端の画素値をコピーしてPEアレイ部4に供給� ��る。垂直方向コピー部24は、探索範囲の領� �が上画面外または下画面外のときに、画面� �境界または画面下境界の画素値をコピーし� �PEアレイ部4に供給する。

 図2は本実施の形態に係る動き探索装置の 全体構成図である。また、図3はメモリリー� �部1の詳細構成図、図4は画素並び替え部2の� �細構成図である。

 メモリリード部1および画素並び替え部2� �外の各部は、従来のシストリックアレイを� �いた動き探索装置の構成と同様である。メ� �リ3は、原画像および参照画像の画素データ� ��記憶する。なお、原画像の画素データにつ� ��ては別のメモリに記憶され、入力端子から� ��力されるようになっていてもよい。PEアレ� �部4は、図9A、9Bで説明したような複数のプロ セッサエレメント(PE)と、セレクタや加算回� �、レジスタ等からなるPEアレイ40を、符号化� ��象ブロックのサイズに応じて複数個用いて� ��成される。評価部5は、PEアレイ部4の出力で ある差分絶対値和(SAD:Sum of Absolute Difference)� ��および動きベクトルMVと予測動きベクトルPM Vとの差分などの符号化のコスト情報から、� �きベクトルを評価し、評価結果を制御部6に� ��す。

 制御部6は、プログラム制御により動き探 索装置の全体の制御を行う。メモリリード部 1に対しては、制御部6は、探索する領域(中心 動きベクトルMV)を指定して探索の開始を指示 する。メモリリード部1は、探索範囲を示す� �理アドレスを、メモリ3における実アドレス� ��変換し、メモリ3に対するリード要求を行う 。また、探索範囲が画面外かどうかのチェッ クを行い、画面外の場合には、その画面外情 報を画素並び替え部2に通知する。画素並び� �え部2は、メモリ3から読み出された画素デー タの切り出しおよび並び替えを行い、PEアレ� ��部4に供給する。

 メモリリード部1は、図3に示すように、� �理アドレス生成部11、画面外判定部12、論理� ��ドレス/実アドレス変換部13、メモリアクセ� ��部14から構成される。論理アドレス生成部11 および論理アドレス/実アドレス変換部13につ いては、従来の装置と同様である。論理アド レス生成部11は、制御部6から指定された探索 する領域を指定する中心動きベクトルMVの情� ��から、図14A、14Bに示すような探索範囲の相� ��的なアドレスを示す論理アドレスLAX、LAYを� ��成する。

 画面外判定部12は、論理アドレス生成部11 が生成した論理アドレスが参照画像の画面内 であるか画面外であるかを判定し、画面外で ある場合には、画面外情報をメモリアクセス 部14および画素並び替え部2へ送る。論理アド レス/実アドレス変換部13は、論理アドレス生 成部11が生成した論理アドレスを、メモリ3に おける実際の画素データが格納されている実 アドレスに変換する処理を行う。この論理ア ドレスから実アドレスへの変換は、メモリ3� �の参照画像の格納時に、参照画像の先頭実� �ドレスを記憶しておくことにより、容易に� �うことができる。なお、制御部6から事前に� ��知された原画像における符号化対象ブロッ� ��のアドレスについても、実アドレスへの変� ��が行われる。

 変換された実アドレスは、メモリアクセ� ��部14へ送られ、メモリアクセス部14は、図8� �従って後述するタイミングで、メモリ3に対� ��るリード要求を送出する。特に、競合バン� ��先行読み出し制御部10は、探索範囲が上画� �外を含む場合に、図1で説明したバンク競合� ��避けるためのアクセス制御を行う。

 画素並び替え部2は、図4に示すように、� �平方向(X方向)切り出し部21と、水平方向コピ ー部22と、パラレル/シリアル変換部23と、垂� ��方向(Y方向)コピー部24と、垂直方向並び替� �部25とを備える。このうち、水平方向切り出 し部21、パラレル/シリアル変換部23、垂直方� ��並び替え部25については、従来の装置と同� �である。

 メモリ3から画素並び替え部2に読み出さ� �るデータは、1ラインにつき16画素のデータ� �含む。そこで、水平方向切り出し部21は、読 み出したデータの中から、動き探索に必要に なる8画素×3ラインのデータを切り出す。

 水平方向コピー部22は、画面外判定部12か ら通知された画面外情報をもとに、水平方向 の画面外動きベクトルを検出する演算を行う 場合に、画面外の画素データとして画面境界 (画面端)の画素値をコピーする処理を行う。

 図5A、5Bは、水平方向コピー部22が行う画� ��値のコピーのし方を説明する図である。図5 A、5Bにおいて、EILRFLGは左右領域フラグであ� �、これが"00"の場合、探索領域がすべて画面� ��に存在し、"10"の場合、画面端が左側に存在 し、"01"の場合、画面端が右側に存在するこ� �を示す。EIXLVALは左画面端からのX方向の距離 であり、EIXRVALは右画面端からのX方向の距離� ��ある。D0~D7は画素値のデータであり、MSBは8� ��素のデータ列の最上位側のデータ、LSBは最� ��位側のデータを示している。

 水平方向コピー部22は、画面外情報とし� �EILRFLG、EIXLVAL、EIXRVAL等の情報を画面外判定� �12から受けると、その値に応じて、EILRFLG=10� �場合には、図5Aの(A1)、(A2)に示すようなX方向 の画素値のコピーを行い、EILRFLG=01の場合に� �、図5Bの(B1)、(B2)に示すようなX方向の画素値 のコピーを行う。

 図6は、水平方向コピー部22の回路構成例� ��示している。図6において、EDI0~EDI7は、それ ぞれ図5A、5Bに示すD0~D7の画素値の入力データ である。また、XEIXCPO0~XEIXCPO7は、それぞれX方 向画素コピー処理データ0~X方向画素コピー処 理データ7であり、画面端のデータが図5に示� ��たように画面外にコピーされた結果の出力� ��ータである。

 水平方向コピー部22では、EILRFLG、EIXLVAL、 EIXRVALの入力信号によって、画素値の入力デ� �タEDI0~EDI7を、図6に示すセレクタで選択する� ��とにより、図5A、5Bに示すX方向のデータの� �ピーを行う。

 図4に示すパラレル/シリアル変換部23は、 水平方向コピー部22の出力する8画素×3ライン の画素データを、各ラインについて1画素ず� �順番に切り出し、1画素×3ラインの画素デー� ��に変換して出力する。

 垂直方向コピー部24は、探索範囲の領域� �上画面外または下画面外のときに、画面上� �界または画面下境界の画素値をコピーする� �理を行う。

 図7は、垂直方向コピー部24の回路構成例� ��示す。図7において、EDI0~EDI2は、3ラインの� �力データ0~3である。EIUDFLGは、画面の上側で� ��るか下側であるかを示す上下領域フラグで� ��り、画面外情報として画面外判定部12から� �け取る信号である。このフラグが"00"の場合� ��は画面内であることを示す。EIYSFTSELは、入� ��データY方向シフト制御信号であり、入力デ ータを垂直方向(Y方向)へのコピーのためにシ フトするかどうかを示す。EITRGはメモリリー� ��イネーブル信号であり、メモリ3からデータ を読み取ったタイミングを示す。

 また、XEIYCPO0~XEIYCPO2は、3ライン分のY方向 画素コピー処理データ出力0~2であり、通常の 探索では、このうち2ラインのデータが用い� �れるが、探索範囲の最下ラインから次の探� �範囲の最上ラインに移るような場合には、3� ��インのデータが出力される。

 タイミング生成回路241は、読み込みデー� ��保持回路20へのデータの保持を制御する回� �である。読み込みデータ保持回路20は、図1A� ��1Bで説明したように、先行して読み出した� �下ラインのデータを8サイクル分保持し、8サ イクルだけ遅延させて出力する。読み込みデ ータ保持回路20は、例えば8段のシフトレジス タで構成され、タイミング生成回路241のシフ トイネーブル信号によって、あらかじめ読ん でおいた探索範囲の最下ラインのデータを8� �イクル分遅延させる。

 垂直方向並び替え部25は、垂直方向コピ� �部24の出力する1画素×3ラインの画素データ� �並び替えて、PEアレイ部4にデータを出力す� �。垂直方向並び替え部25による画素データの 並び替えの処理は、MPEG-2等で用いられていた 従来の動き探索装置における並び替えの処理 と同様である。

 図8は、本実施の形態におけるメモリ3か� �の参照画像データのリードタイミングを示� �ている。

 本実施の形態におけるサイクル24(CLK24)ま� ��のデータの読み出し、およびPEアレイへの� �ータの供給タイミングは、図12で説明した従 来の動き探索装置のタイミングと同様である 。図12に示す従来装置では、サイクル24にお� �て、バンク番号が#0の(0,6)から(6,6)までと、� �ンク番号#1の(0,7)から(6,7)までの2ラインの画� ��データを同時に読み出し、次の8サイクル目 のサイクル32では、最下ラインであるバンク� ��号が#2の(0,8)から(6,8)までと、最上ラインの� ��ンク番号が#0および#3の(4,0)から(10,0)までと� ��次の最上ラインのバンク番号が#1および#4の (4,1)から(10,1)までの合計3ラインの画素データ を同時に読み出していた。これは、サイクル 32目以降の読み出しでバンク競合が生じなか� ��たからである。

 これに対し、本実施の形態では、従来装� ��と同じ読み出しタイミングでは特に画面外� ��探索するときにメモリアクセスが不規則と� ��り、それによってバンク競合が生じること� ��あるため、次のように読み出す。サイクル2 4において、バンク番号が#0の(0,6)から(6,6)ま� �と、バンク番号#1の(0,7)から(6,7)までの2ライ� ��の画素データを読み出すと同時に、最下ラ� ��ンであるバンク番号が#2の(0,8)から(6,8)まで� ��画素データについて読み出す。この最下ラ� ��ンの読み出した画素データについては、8サ イクル後にPEアレイに出力するため、読み込� ��データ保持回路20にデータを保持しておく� �

 次の8サイクル目のサイクル32では、メモ� ��3から最上ラインのバンク番号が#0および#3� �(4,0)から(10,0)までと、次の最上ラインのバン ク番号が#1および#4の(4,1)から(10,1)までの2ラ� �ンの画素データを同時に読み出し、PEアレイ に対しては、(4,0)から(10,0)までの画素データ� ��(0,8)から(6,8)までの画素データとを、各サイ クルごとに画素単位で出力していく。サイク ル36になったときには、さらに(4,1)から(10,1)� �でのラインの画素データをPEアレイに出力し ていく。

 以上のように読み出しのタイミングを変� ��することによって、最上ラインが画面外の� ��合で、メモリアクセスが不規則となり、直� ��の最下ラインのバンクである#2のバンク読� �出しが発生しても、直前の最下ラインはす� �に前に読み出しているので、バンク競合が� �じることはない。

 以上説明した動き探索装置は、LSIによっ� ��構成することができる。

 本国際出願は、2007年9月13日に出願された 日本国特許出願第2007-237534号に基づく優先権� ��主張するものであり、その全内容を本国際� ��願に援用する。