以下、本発明を好適な実施の形態をもと� ��図面を参照しながら説明する。各図面に示� ��れる同一または同等の構成要素、部材、処� ��には、同一の符号を付するものとし、適宜� ��複した説明は省略する。また、実施の形態� ��、発明を限定するものではなく例示であっ� ��、実施の形態に記述されるすべての特徴や� ��の組み合わせは、必ずしも発明の本質的な� ��のであるとは限らない。

 図1は、ダブルエッジトリガ型フリップフ ロップ回路100の基本構成を示すブロック図で ある。当該フリップフロップ回路100は、第1� �ッチ回路10、第2ラッチ回路20、およびマルチ プレクサ30を備える。また、フリップフロッ� ��回路100は、入出力端子として、入力データD が入力される入力端子40、クロック信号CLKが� ��力されるクロック端子42および出力データQ� ��出力される出力端子44を備える。

 なお以下の説明では、入力データDの振幅 は、ローレベルが低電位側固定電圧源として 接地電位、ハイレベルが高電位側固定電圧源 として電源電位Vddに設計されているものとす る。また、クロック信号CLKおよび反転クロッ ク信号CLKBの振幅も、同様に、ローレベルが� �電位側固定電圧源として接地電位、ハイレ� �ルが高電位側固定電圧源として電源電位Vdd� �設計されているものとする。

 第1ラッチ回路10および第2ラッチ回路20は� ��入力端子40とマルチプレクサ30との間に並列 に設けられる。第1ラッチ回路10および第2ラ� �チ回路20は、活性化状態と非活性化期間とが 交互に繰り返され、同一時点では、いずれか 一方が活性化期間、他方が非活性化期間とな るよう制御される。ここで、活性化期間とは 、ラッチしたデータを入力データDに関わり� �く、保持する期間である。非活性化期間と� �、入力データDに追従する期間である。活性� ��期間および非活性化期間は、それぞれ活性� ��状態および非活性化状態と読み替えてもよ� ��。

 図1に示すフリップフロップ回路100では、 第1ラッチ回路10は、反転クロック信号CLKBの� �ち上がりエッジ、すなわちクロック信号CLK� �立ち下がりエッジで入力データDをラッチす� ��。第2ラッチ回路20は、クロック信号CLKの立� ��上がりエッジで入力データDをラッチする。 これにより、クロック信号CLKの立ち上がりエ ッジおよび立ち下がりエッジの両方で、入力 データDをラッチすることができる。

 マルチプレクサ30は、第1ラッチ回路10の� �力データと、第2ラッチ回路20の出力データ� �を、クロック信号CLKに応じて選択的に出力� �る。

 図2は、シングルエッジトリガ型フリップ フロップ回路に供給されるクロック信号(S)と 、ダブルエッジトリガ型フリップフロップ回 路に供給されるクロック信号(D)とを比較した 図である。図2にて、前者のクロック信号(S)� �は、立ち上がりエッジがラッチタイミング� �なる。一方、後者のクロック信号(D)では、� �ち上がりエッジおよび立ち下がりエッジの� �方がラッチタイミングとなる。このように� �ダブルエッジトリガ型フリップフロップ回� �は、シングルエッジトリガ型と比較し、半� �の周波数で、それと同等の動作速度を実現� �ることができる。

 図3は、一般的なダブルエッジトリガ型フ リップフロップ回路100の構成を示す回路図で ある。当該フリップフロップ回路100は、第1� �ッチ回路10、第2ラッチ回路20、第1出力スイ� �チOS1、第2出力スイッチOS2および第5インバー タIN5を備える。第1出力スイッチOS1および第2� ��力スイッチOS2は、図1に示したマルチプレク サ30の機能を実現する。第1出力スイッチOS1は 、第1ラッチ回路10の出力端子に接続され、第 2出力スイッチOS2は、第2ラッチ回路20の出力� �子に接続される。

 第5インバータIN5は、第1ラッチ回路10およ び第2ラッチ回路20に入力またはラッチされる 入力データDを同相で出力するためのもので� �る。入力またはラッチされる入力データDを� ��相で出力する場合、設ける必要はない。な� ��、出力データQとその逆相の反転出力データ の両方を出力する構成であってもよい。

 第1ラッチ回路10は、クロック信号の立ち� ��がりエッジおよび立ち下がりエッジの一方� ��入力データDをラッチする。第1ラッチ回路10 は、第1インバータIN1、第2インバータIN2、第1 入力スイッチIS1および第1帰還スイッチFS1を� �む。

 第1入力スイッチIS1は、第1インバータIN1� �入力端子に接続される。第1インバータIN1は� ��入力データDを受け、反転させて出力する。 第2インバータIN2は、第1インバータIN1の出力� ��ータを受け、反転させて第1インバータIN1の 入力に帰還する。第1帰還スイッチFS1は、第2� ��ンバータIN2の出力端子と第1インバータIN1の 入力端子との間に設けられる。

 第2ラッチ回路20は、第1ラッチ回路10と並� ��に設けられ、クロック信号の立ち上がりエ� ��ジおよび立ち下がりエッジの他方で入力デ� ��タDをラッチする。第2ラッチ回路20は、第3� �ンバータIN3、第4インバータIN4、第2入力スイ ッチIS2および第2帰還スイッチFS2を含む。

 第2入力スイッチIS2は、第3インバータIN3� �入力端子に接続される。第3インバータIN3は� ��入力データDを受け、反転させて出力する。 第4インバータIN4は、第3インバータIN3の出力� ��ータを受け、反転させて第3インバータIN3の 入力に帰還する。第2帰還スイッチFS2は、第4� ��ンバータIN4の出力端子と第3インバータIN3の 入力端子との間に設けられる。

 第1入力スイッチIS1、第2入力スイッチIS2� �第1出力スイッチOS1、第2出力スイッチOS2、第 1帰還スイッチFS1および第2帰還スイッチFS2は� ��相補スイッチで構成される。相補スイッチ� ��、Nチャンネルトランジスタ(以下、Nchトラ� �ジスタと表記する。)とPチャンネルトランジ スタ(以下、Pchトランジスタと表記する。)の� ��み合わせで構成される。これらのトランジ� ��タには、MOSFET(Metal Oxide Semiconductor Field Eff ect Transistor)が採用される。相補スイッチは� �NchトランジスタとPchトランジスタのオン抵� �の増加特性が入力電圧レベルに対し、反対� �特性を持つことを利用したものである。相� �スイッチを採用することにより、トランジ� �タの閾値電圧による制限を緩和し、出力電� �レベルの鈍りを抑制することができる。

 図3に示すフリップフロップ回路100にて、 第1ラッチ回路10が活性化状態および第2ラッ� �回路20が非活性化状態に制御されるとき、ク ロック信号CLKおよび反転クロック信号CLKBに� �り、第1入力スイッチIS1、第2出力スイッチOS2 および第2帰還スイッチFS2がオフ、ならびに� �2入力スイッチIS2、第1出力スイッチOS1および 第1帰還スイッチFS1がオンに制御される。

 一方、第1ラッチ回路10が非活性化状態お� ��び第2ラッチ回路20が活性化状態に制御され� ��とき、クロック信号CLKおよび反転クロック� ��号CLKBにより、第1入力スイッチIS1、第2出力� ��イッチOS2および第2帰還スイッチFS2がオン、 ならびに第2入力スイッチIS2、第1出力スイッ� ��OS1および第1帰還スイッチFS1がオフに制御さ れる。

 図4は、図3に示したフリップフロップ回� �100の動作例を示すタイミングチャートであ� �。図4を参照すると、クロック信号CLKがハイ� ��ベルのとき、入力データDが第1ラッチ回路10 にラッチされ、第2ラッチ回路20にラッチされ ていたデータが出力されることが分かる。反 対に、クロック信号CLKがローレベルのとき、 入力データDが第2ラッチ回路20にラッチされ� �第1ラッチ回路10にラッチされていたデータ� �出力されることが分かる。

 図5は、本発明の実施の形態1に係るダブ� �エッジトリガ型フリップフロップ回路110の� �成を示す回路図である。当該フリップフロ� �プ回路110は、図3に示したフリップフロップ� ��路100と比較し、第1ラッチ回路10および第2ラ ッチ回路20内における帰還用のインバータが� ��有される構成である。すなわち、図3に示し た第2インバータIN2および第4インバータIN4が� ��有され、第4インバータIN4が省略された構成 である。

 実施の形態1に係るフリップフロップ回路 110の基本構成は、図3に示したフリップフロ� �プ回路100の構成と同様であり、以下、相違� �について説明する。第2ラッチ回路20は、第3� ��ンバータIN3、第2入力スイッチIS2および第2� �還スイッチFS2を含む。第2ラッチ回路20は、� �性化状態のとき、第1ラッチ回路10に含まれ� �第2インバータIN2を利用する。

 第2インバータIN2は、第1ラッチ回路10が非 活性化状態および第2ラッチ回路20が活性化状 態のとき、第1インバータIN1と切り離されて� �3インバータIN3に接続し、第3インバータIN3の 出力データを受け、反転させて第3インバー� �IN3の入力に帰還する。反対に、第1ラッチ回� ��10が活性化状態および第2ラッチ回路20が非� �性化状態のとき、第3インバータIN3と切り離� ��れて第1インバータIN1に接続し、第1インバ� �タIN1の出力データを受け、反転させて第1イ� ��バータIN1の入力に帰還する。

 第1出力スイッチOS1は、第1インバータIN1� �出力端子と第2インバータIN2の入力端子との� ��に設けられる。第2出力スイッチOS2は、第3� �ンバータIN3の出力端子と第2インバータIN2の� ��力端子との間に設けられる。

 実施の形態1に係るフリップフロップ回路 110の動作は、図3に示したフリップフロップ� �路100の動作と同様である。

 以上説明したように実施の形態1によれば 、ダブルエッジトリガ型フリップフロップ回 路において、回路規模を削減することができ る。すなわち、図3に示したフリップフロッ� �回路100と比較し、同じ動作を実現しつつ、� �ンバータを一つ省略することができる。ま� �、そのインバータによる消費電力を低減す� �ことができる。

 また、図3に示したフリップフロップ回路 100では、第1インバータIN1の出力端子と第2イ� ��バータIN2の入力端子との間にスイッチが設� ��られず、それらの間を電気的に切り離すこ� ��ができない。したがって、第1ラッチ回路10� ��非活性化状態のとき、図3に示したフリップ フロップ回路100では、第1インバータIN1およ� �第2インバータIN2が入力データDに同期して動 作する。これに対し、実施の形態1に係るフ� �ップフロップ回路110では、第1インバータIN1� ��出力端子と第2インバータIN2の入力端子との 間に第1出力スイッチOS1が設けられる。した� �って、第1ラッチ回路10が非活性化状態のと� �、実施の形態1に係るフリップフロップ回路1 10では、第2インバータIN2が第1出力スイッチOS 1により遮断され、第1インバータIN1のみが入� ��データDに同期して動作する。

 したがって、実施の形態1によれば、第1� �ッチ回路10が非活性化状態のとき、入力デー タDに同期して駆動するトランジスタの素子� �を削減することができ、その分の消費電力� �低減することができる。たとえば、第2イン� ��ータIN2が二つのトランジスタで構成される� ��合、図3に示したフリップフロップ回路100と 比較し、入力データDに同期して駆動するト� �ンジスタの素子数を二つ削減することがで� �る。とくに、図4における入力データDの不定 期間の遷移頻度が高い場合、それによる消費 電力低減の効果はより大きくなる。なお、図 4における入力データDの斜線期間は、不定期� ��を表す。

 図6は、実施の形態1の変形例1に係るダブ� ��エッジトリガ型フリップフロップ回路120の� ��成を示す回路図である。当該フリップフロ� ��プ回路120は、図5に示したフリップフロップ 回路110と比較し、第5インバータIN5が省略さ� �た構成である。その代わりに、本フリップ� �ロップ回路120の出力データは、第2インバー� ��IN2の出力端子から供給される。

 以上説明したように実施の形態1の変形例 1によれば、ダブルエッジトリガ型フリップ� �ロップ回路において、回路規模を削減する� �とができる。すなわち、図3に示したフリッ� ��フロップ回路100と比較し、同じ動作を実現� ��つつ、インバータを二つ省略することがで� ��る。また、それらインバータによる消費電� ��を低減することができる。ただし、図5に示 したフリップフロップ回路110と比較し、第1� �還スイッチFS1、第2帰還スイッチFS2および後� ��の素子がすべて、第2インバータIN2の出力電 圧により駆動されることになる。この点、図 5に示したフリップフロップ回路110は、後段� �素子を第5インバータIN5の出力電圧で駆動す� ��ことができるため、柔軟な設計が可能であ� ��。たとえば、後段への信号遷移の精度を向� ��させるため、第5インバータIN5のサイズを第 3インバータIN3より大きく設計することも可� �である。また、第1インバータIN1の出力端子� ��第2インバータIN2の入力端子との間に第1出� �スイッチOS1を設けたことによる効果は、図5� ��示したフリップフロップ回路110の場合と同� ��である。

 図7は、実施の形態1の変形例2に係るダブ� ��エッジトリガ型フリップフロップ回路130の� ��成を示す回路図である。当該フリップフロ� ��プ回路130は、図6に示したフリップフロップ 回路120と比較し、第1PchトランジスタPM1およ� �第2PchトランジスタPM2が追加され、第1帰還ス イッチFS1および第2帰還スイッチFS2が相補ス� �ッチから、第1NchトランジスタNM1および第2Nch トランジスタNM2に置換された構成である。

 実施の形態1の変形例2に係るフリップフロ� �プ回路130の基本構成は、図6に示したフリッ� ��フロップ回路120の構成と同様であり、以下� ��相違点について説明する。
 第1ラッチ回路10は、第1PchトランジスタPM1を さらに含む。第1PchトランジスタPM1は、第1イ� ��バータIN1の入力端子と電源電位Vddとの間に� ��けられる。そのソース端子は電源電位Vddに� ��続され、そのドレイン端子は第1インバータ IN1の入力端子に接続され、そのゲート端子は 第1インバータIN1の出力データを受ける。第1� ��還スイッチFS1は、相補スイッチではなく、� ��1NchトランジスタNM1で構成される。

 第2ラッチ回路20は、第2PchトランジスタPM2 をさらに含む。第2PchトランジスタPM2は、第3� ��ンバータIN3の入力端子と電源電位Vddとの間� ��設けられる。そのソース端子は電源電位Vdd� ��接続され、そのドレイン端子は第3インバー タIN3の入力端子に接続され、そのゲート端子 は第3インバータIN3の出力データを受ける。� �2帰還スイッチFS2は、相補スイッチではなく� ��第2NchトランジスタNM2で構成される。

 第1帰還スイッチFS1および第2帰還スイッ� �FS2を第1NchトランジスタNM1および第2Nchトラン ジスタNM2で構成すると、第1インバータIN1お� �び第3インバータIN3の出力データがハイレベ� ��からローレベルに遷移するとき、すなわち� ��第2インバータIN2の出力データがローレベル からハイレベルに遷移するとき、第1インバ� �タIN1および第3インバータIN3の入力電圧が鈍� ��てしまう。

 そこで、変形例2では、第1インバータIN1� �よび第3インバータIN3の出力データがハイレ� ��ルからローレベルに遷移するとき、第1Pchト ランジスタPM1および第2PchトランジスタPM2を� �して、第1インバータIN1および第3インバータ IN3の出力データをその入力に帰還させる。具 体的には、第1PchトランジスタPM1および第2Pch� ��ランジスタPM2は、そのゲート端子にローレ� ��ルが入力されると、導通し、第3ノードN3お� ��び第4ノードN4を充電する。一方、当該ゲー� ��端子にハイレベルが入力されると、遮断し� ��第3ノードN3および第4ノードN4を充電しない� ��

 すなわち、第1インバータIN1および第3イ� �バータIN3の出力データがハイレベルからロ� �レベルに遷移するとき、第1PchトランジスタP M1および第2PchトランジスタPM2を帰還系とする 。一方、上記出力データがローレベルからハ イレベルに遷移するとき、第1Nchトランジス� �NM1および第2NchトランジスタNM2を帰還系とす� ��。

 以上説明したように実施の形態1の変形例 2によれば、実施の形態1の変形例1と同様の効 果を奏する。それに加えて、以下の効果を奏 する。すなわち、クロック信号CLKおよび反転 クロック信号CLKBによりゲート容量が充放電� �れるMOSスイッチの数を減少させることがで� �る。具体的には、相補スイッチは二つのMOS� �イッチで構成されるため、変形例1では12個� �MOSスイッチがクロック信号CLKおよび反転ク� �ック信号CLKBにより制御されるが、変形例2で は10個のMOSスイッチがクロック信号CLKおよび� ��転クロック信号CLKBにより制御されることに なる。

 変形例2では、二個のMOSスイッチ、すなわ ち第1PchトランジスタPM1および第2Pchトランジ� ��タPM2が追加されたが、それらのMOSスイッチ� ��第1インバータIN1および第3インバータIN3の� �力データにより駆動される。一般に、クロ� �ク信号の遷移頻度と、データの遷移頻度で� �前者の方が高い。よって、MOSスイッチ全体� �ゲート負荷が低減し、フリップフロップ回� �130全体の消費電力を低減することができる� �

 図8は、実施の形態1の変形例3に係るダブ� ��エッジトリガ型フリップフロップ回路140の� ��成を示す回路図である。当該フリップフロ� ��プ回路140は、図7に示したフリップフロップ 回路130と比較し、第2インバータIN2が第3Nchト� ��ンジスタNM3に置換され、第5インバータIN5が 追加された構成である。

 実施の形態1の変形例3に係るフリップフロ� �プ回路140の基本構成は、図7に示したフリッ� ��フロップ回路130の構成と同様であり、以下� ��相違点について説明する。
 第1ラッチ回路10は、第2インバータIN2の代わ りに第3NchトランジスタNM3を含む。

 第3NchトランジスタNM3のソース端子はグラ ウンド電位に接続され、そのドレイン端子は 第1NchトランジスタNM1および第2Nchトランジス� ��NM2を介して第1インバータIN1および第3イン� �ータIN3の入力端子に接続され、そのゲート� �子は第1インバータIN1および第3インバータIN3 の出力データを受ける。第3NchトランジスタNM 3は、そのゲート端子にハイレベルが入力さ� �ると、導通し、第5ノードN5の電荷を放電す� �。

 第5インバータIN5は、第1出力スイッチOS1� �よび第2出力スイッチOS2を介して第1インバー タIN1および第3インバータIN3の出力端子に接� �される。なお、第5インバータIN5を設けず、� ��5ノードN5の出力電圧レベルを本フリップフ� ��ップ回路140の出力データとする構成も可能� ��ある。

 以上説明したように実施の形態1の変形例 3によれば、実施の形態1の変形例2と同様の効 果を奏する。それに加えて、以下の効果を奏 する。すなわち、第2インバータIN2を第3Nchト� ��ンジスタNM3に置換したことにより、トラン� ��スタの数を減少させることができる。通常� ��インバータは二つ以上のトランジスタを組� ��合わせて構成する必要があるためである。� ��って、変形例3では回路規模および消費電力 をさらに低減することができる。

 図9は、実施の形態1の変形例4に係るダブ� ��エッジトリガ型フリップフロップ回路150の� ��成を示す回路図である。当該フリップフロ� ��プ回路150は、図8に示したフリップフロップ 回路140と比較し、第1入力スイッチIS1および� �2入力スイッチIS2が相補スイッチから第4Nchト ランジスタNM4および第5NchトランジスタNM5に� �換された構成である。

 第1入力スイッチIS1および第2入力スイッ� �IS2が第4NchトランジスタNM4および第5Nchトラン ジスタNM5で構成されると、入力データDがロ� �レベルからハイレベルに遷移したとき、第3� ��ードN3および第4ノードN4には、鈍った入力� �ータDが伝達される。第3ノードN3および第4ノ ードN4は、それぞれ、第1インバータIN1と第1Pc hトランジスタPM1とで構成されるループ回路� �および第3インバータIN3と第2Pchトランジスタ PM2とで構成されるループ回路のノードである 。したがって、第3ノードN3および第4ノードN4 の電位は、それぞれ、第1インバータIN1およ� �第3インバータIN3の閾値電圧を超えた時点で� ��イレベルに達したことになる。よって、上� ��した鈍りの影響は大幅に緩和される。

 以上説明したように実施の形態1の変形例 4によれば、実施の形態1の変形例3と同様の効 果を奏する。それに加えて、以下の効果を奏 する。すなわち、第1入力スイッチIS1および� �2入力スイッチIS2を相補スイッチから第4Nchト ランジスタNM4および第5NchトランジスタNM5に� �換したことにより、トランジスタの数を減� �させることができる。よって、変形例4では� ��路規模および消費電力をさらに低減するこ� ��ができる。

 図10は、本発明の実施の形態2に係るダブ� ��エッジトリガ型フリップフロップ回路200の� ��成を示す回路図である。当該フリップフロ� ��プ回路200は、第1ラッチ回路10、第2ラッチ回 路20、第1出力スイッチOS1、第2出力スイッチOS 2、第5インバータIN5および第6インバータIN6を 備える。

 第1出力スイッチOS1は、第1ラッチ回路10の 出力端子に接続される。第2出力スイッチOS2� �、第2ラッチ回路の出力端子44に接続される� �第1出力スイッチOS1および第2出力スイッチOS2 は、NチャンネルトランジスタとPチャンネル� ��ランジスタとが組み合わせられた相補スイ� ��チでそれぞれ構成される。

 第6インバータIN6は、入力データDを受け� �反転させて、第1ラッチ回路10および第2ラッ� ��回路20の両方に出力する。第5インバータIN5� ��、第1ラッチ回路10および第2ラッチ回路20の� ��力データを反転させて出力する。実施の形� ��2では、第1ラッチ回路10および第2ラッチ回� �20の出力データは、入力データDと同相とな� �。もちろん、第5インバータIN5を設けない構� ��も可能である。

 第1ラッチ回路10は、クロック信号の立ち� ��がりエッジおよび立ち下がりエッジの一方� ��入力データをラッチする。第2ラッチ回路20� ��、第1ラッチ回路10と並列に設けられ、クロ� ��ク信号の立ち上がりエッジおよび立ち下が� ��エッジの他方で入力データをラッチする。� ��1ラッチ回路10および第2ラッチ回路20の少な� ��とも一方がSRAM型で構成される。以下の説明 では、両方ともSRAM型で構成される例を説明� �る。なお、いずれか一方を実施の形態1で説� ��したラッチ回路や、その他の構成のラッチ� ��路で構成してもよい。

 第1ラッチ回路10は、第1インバータIN1、第 2インバータIN2、第1トランジスタ対MP1および� ��1活性化トランジスタEM1を含む。第1トラン� �スタ対MP1は、第6NchトランジスタNM6および第7 NchトランジスタNM7で構成される。第6Nchトラ� �ジスタNM6のゲート端子に入力データDが入力� ��れ、第7NchトランジスタNM7のゲート端子に第 6インバータIN6の出力データ、すなわち入力� �ータDの反転データが入力される。したがっ� ��、第6NchトランジスタNM6および第7Nchトラン� �スタNM7は、相補的にオンオフする。

 第6NchトランジスタNM6のドレイン端子は第 1インバータIN1の入力端子および第2インバー� ��IN2の出力端子に接続される。第7Nchトランジ スタNM7のドレイン端子は第2インバータIN2の� �力端子および第1インバータIN1の出力端子に� ��続される。第6NchトランジスタNM6および第7Nc hトランジスタNM7のソース端子は共通接続さ� �る。

 第1活性化トランジスタEM1は、導通状態に おいて、第1トランジスタ対MP1を活性化させ� �。第1活性化トランジスタEM1はNchトランジス� ��で構成され、そのゲート端子には反転クロ� ��ク信号CLKBが入力される。そのソース端子は グラウンド電位に接続され、そのドレイン端 子は第1トランジスタ対MP1の共通ソース端子� �接続される。

 第1ラッチ回路10は、以下のように動作す� ��。第1トランジスタ対MP1が活性化すると、第 1ラッチ回路10全体は非活性化状態となり、第 1トランジスタ対MP1が非活性化すると、第1ラ� ��チ回路10全体は活性化状態となる。

 より具体的には、第1活性化トランジスタ EM1が導通すると、第1トランジスタ対MP1が活� �化する。この状態では、第1トランジスタ対M P1を構成する第6NchトランジスタNM6および第7Nc hトランジスタNM7のいずれか一方が導通する� �導通したトランジスタのドレイン端子電圧� �、ローレベルになり、そのドレイン端子に� �続された、第1インバータIN1または第2インバ ータIN2の入力端子電圧がローレベルとなる。

 さらに具体的には、入力データDがハイレ ベルのとき、第6NchトランジスタNM6は導通し� �第1インバータIN1の入力端子がローレベルと� ��る。したがって、第1インバータIN1は、ハイ レベルを出力することになる。入力データD� �ローレベルのとき、第7NchトランジスタNM7は� ��通し、第2インバータIN2はハイレベル、第1� �ンバータIN1はローレベルを出力することに� �る。このように、第1ラッチ回路10の出力は� �入力データDに同相で追従することになる。

 一方、第1活性化トランジスタEM1が遮断す ると、第1トランジスタ対MP1が非活性化する� �この状態では、第1インバータIN1および第2イ ンバータIN2は、ループ回路を形成し、第1ト� �ンジスタ対MP1が非活性化されたときの入力� �ータDをラッチする。

 第2ラッチ回路20は、第3インバータIN3、第 4インバータIN4、第2トランジスタ対MP2および� ��2活性化トランジスタEM2を含む。第2トラン� �スタ対MP2は、第8NchトランジスタNM8および第9 NchトランジスタNM9で構成される。第2活性化� �ランジスタEM2のゲート端子に入力される信� �が、クロック信号CLKである点を除き、第2ラ� ��チ回路20の構成および動作は第1ラッチ回路1 0の構成および動作と同様であるため、説明� �省略する。

 以上の説明を踏まえ、以下、フリップフ� ��ップ回路200全体の動作を説明する。第1ラッ チ回路10が活性化状態および第2ラッチ回路20� ��非活性化状態に制御されるとき、クロック� ��号により、第1活性化トランジスタEM1および 第2出力スイッチOS2がオフ、ならびに第2活性� ��トランジスタEM2および第1出力スイッチOS1が オンに制御される。一方、第1ラッチ回路10が 非活性化状態および第2ラッチ回路20が活性化 状態に制御されるとき、クロック信号により 、第1活性化トランジスタEM1および第2出力ス� ��ッチOS2がオン、ならびに第2活性化トランジ スタEM2および第1出力スイッチOS1がオフに制� �される。具体的な動作タイミング例は、第1� ��ッチ回路10および第2ラッチ回路20の出力デ� �タが入力データDと同相となる点を除き、図4 に示したタイミングチャートがそのままあて はまる。

 以上説明したように実施の形態2によれば 、ダブルエッジトリガ型フリップフロップ回 路において、消費電力を低減することができ る。すなわち、図3に示したフリップフロッ� �回路100と比較し、同じ動作を実現しつつ、� �ロック信号CLKおよび反転クロック信号CLKBに� ��りゲート容量が充放電されるMOSスイッチの� ��を減少させることができる。これにより、� ��ロック信号による容量の充放電電力を低減� ��ることができる。図3に示したフリップフロ ップ回路100と比較し、六個減少させることが できる。

 実施の形態2では、四個のMOSスイッチ、す なわち第6NchトランジスタNM6、第7Nchトランジ� ��タNM7、第8NchトランジスタNM8および第9Nchト� �ンジスタNM9が追加された。それらのMOSスイ� �チは入力データDまたはその反転データによ� ��駆動される。一般に、クロック信号の遷移� ��度と、データの遷移頻度では前者の方が高� ��。よって、MOSスイッチ全体のゲート負荷が� ��減し、フリップフロップ回路200全体の消費� ��力を低減することができる。

 つぎに実施の形態3について説明する。実 施の形態3は、不使用期間が設定されたダブ� �エッジトリガ型フリップフロップ回路に供� �すべきクロック信号を生成するクロック制� �回路に関する。

 図11は、フリップフロップ回路に供給す� �きクロック信号を制御する一般的なクロッ� �制御回路50およびそれを搭載した半導体集積 装置300の構成を示すブロック図である。半導 体集積装置300は、クロック制御回路50および� ��リップフロップ回路100を備える。

 フリップフロップ回路100は、不使用期間� ��設定されたダブルエッジトリガ型フリップ� ��ロップ回路である。このフリップフロップ� ��路100は、図3に示した構成に限らず、図5~図1 0に示したいずれの構成でもよい。また、上� �した構成に限らず、不使用期間が設定され� �ダブルエッジトリガ型フリップフロップ回� �であれば、どのような構成でもよい。また� �図11では便宜上、フリップフロップ回路100を 一つ描いているが、複数のフリップフロップ 回路100を含む回路ブロックが、クロック制御 回路50の出力信号により制御される単位であ� ��てもよい。

 クロック制御回路50は、ANDゲート51で構成 される。ANDゲート51は、第1クロック信号CLK1� �よびイネーブル信号Eを受け、第2クロック信 号CLK2を出力する。第2クロック信号CLK2は、フ リップフロップ回路100に供給される。

 第1クロック信号CLK1は、システムクロッ� �であってもよいし、システムクロックが逓� �されたクロックでもよい。周期性を保った� �号であればよい。イネーブル信号Eは、上記� ��リップフロップ回路100の使用状態を示す。� ��とえば、当該フリップフロップ回路100が使� ��期間のとき有意な信号を出力し、不使用期� ��のとき非有意な信号を出力する。ここで、� ��使用期間とは、スタンバイ期間であっても� ��い。以下の説明では、有意な信号をハイレ� ��ル、非有意な信号をローレベルとする。も� ��ろん、逆の設定も可能である。

 図12は、図11に示したクロック制御回路50� ��動作例を示すタイミングチャートである。� ��ロック制御回路50は、ANDゲート51で構成され るため、イネーブル信号Eがハイレベルのと� �、第1クロック信号CLK1がANDゲート51からその� ��ま出力され、イネーブル信号Eがローレベル のとき、ANDゲート51からローレベルが出力さ� ��る。これにより、フリップフロップ回路100� ��不使用の期間、第2クロック信号CLK2の遷移� �停止させることができる。

 図12を参照すると、イネーブル信号Eがハ� ��レベルからローレベルに遷移する立ち下が� ��エッジで、第2クロック信号CLK2もハイレベ� �からローレベルに遷移する。このエッジe1は 無駄な遷移である。すなわち、フリップフロ ップ回路100が不使用期間に遷移するとき、フ リップフロップ回路100が保持しているデータ を変化させる必要はない。むしろ、そのデー タを不使用期間中、保持し、使用期間に復帰 する際、そのデータを保持した状態から動作 を再開すべきである。

 図2に示したシングルエッジトリガ型フリ ップフロップ回路では、クロック信号の立ち 下がりエッジをトリガとしないが、ダブルエ ッジトリガ型フリップフロップ回路では、ク ロック信号の立ち下がりエッジもトリガとす る。よって、第2クロック信号CLK2の立ち下が� ��エッジe1により、フリップフロップ回路100� �保持しているデータの内容が更新されてし� �い、使用期間に復帰する際に誤動作の原因� �なる。

 図13は、実施の形態3に係る、フリップフ� ��ップ回路に供給すべきクロック信号を制御� ��るクロック制御回路60およびそれを搭載し� �半導体集積装置310の構成を示すブロック図� �ある。半導体集積装置310は、クロック制御� �路60およびフリップフロップ回路100を備える 。クロック制御回路60は、エッジ検出回路61� �ANDゲート64およびT型フリップフロップ回路65 を含む。

 エッジ検出回路61は、第1クロック信号CLK1 を受け、そのエッジを検出すると、所定幅の パルス信号をANDゲート64に出力する。ここで� ��検出対象とするエッジは、立ち上がりエッ� ��および立ち下がりエッジの両方である。

 たとえば、エッジ検出回路61は、遅延回� �62およびXORゲート63で構成される。遅延回路6 2は、第1クロック信号CLK1を所定の期間、遅延 させてXORゲート63に出力する。遅延回路62は� �偶数段のインバータを縦列接続することに� �り構成してもよい。この段数を調整するこ� �により、上記パルス信号の幅を調整するこ� �ができる。XORゲート63は、遅延回路62の出力� ��号と、第1クロック信号CLK1とを受け、演算� �果をANDゲート64に出力する。この演算結果は 、第1クロック信号CLK1のエッジが検出される� ��びに、所定幅のパルス信号が発生するもの� ��ある。

 ANDゲート64は、エッジ検出回路61の出力信 号と、イネーブル信号Eとを受け、イネーブ� �信号Eが有意な期間、エッジ検出回路61の出� �信号に追従する信号をT型フリップフロップ� ��路65に出力し、イネーブル信号Eが非有意な� ��間、非有意なレベルの信号をT型フリップフ ロップ回路65に出力する。具体的には、イネ� ��ブル信号Eがハイレベルの期間、エッジ検出 回路61の出力信号をそのまま出力し、イネー� ��ル信号Eがローレベルの期間、ローレベルを 出力する。

 T型フリップフロップ回路65は、ANDゲート6 4の出力信号を受け、所定幅のパルス信号を� �出するたびに、論理レベルが反転する信号� �、ダブルエッジトリガ型フリップフロップ� �路100に出力する。

 図14は、実施の形態3に係るクロック制御� ��路50の動作例を示すタイミングチャートで� �る。XORゲート63は、二つの入力信号の論理レ ベルが同レベルでローレベルを出力し、異な るレベルでハイレベルを出力する。したがっ て、遅延回路62による遅延期間が過ぎると、� ��つの入力信号の論理レベルが同レベルとな� ��ため、XORゲート63は、ローレベルを出力す� �。よって、XORゲート63の出力信号は、第1ク� �ック信号CLK1のエッジが検出されるたびに、� ��定幅のパルス信号が発生するものとなる。

 ANDゲート64は、XORゲート63の出力信号を、 イネーブル信号Eがローレベルの期間、マス� �する。T型フリップフロップ回路65は、ANDゲ� �ト64の出力信号の立ち上がりエッジで、T型� �リップフロップ回路65自身の出力信号の論理 レベルを反転し、ANDゲート64の出力信号の立� ��下がりエッジでは、自身の出力信号の論理� ��ベルを維持する。したがって、T型フリップ フロップ回路65では、上記パルス信号が一つ� ��出されると、当該出力信号の論理レベルが� ��回反転されることになる。

 図14と図12とを比較すると、図14では無駄� ��エッジe1が発生しないことが分かる。なお� �フリップフロップ回路100が非活性化状態か� �活性化状態に復帰後、第2クロック信号CLK2の 位相が第1クロック信号CLK1と逆相となってい� ��。この点、ダブルエッジトリガ型フリップ� ��ロップ回路100では、第1ラッチ回路10と第2ラ ッチ回路20にラッチされるデータDが入れ替わ るだけであり、フリップフロップ回路100の出 力信号は、ラッチされるタイミングが同じで あれば、第1ラッチ回路10および第2ラッチ回� �20のどちらにラッチされても同じである。

 以上説明したように実施の形態3によれば 、不使用期間が設定されたダブルエッジトリ ガ型フリップフロップ回路に供給すべきクロ ック信号を生成するとき、簡素な構成で、当 該フリップフロップ回路の誤動作を抑制する ことができる。すなわち、イネーブル信号E� �有意な期間、第1クロック信号CLK1のエッジ検 出に同期して、第2クロック信号CLK2が遷移す� ��。一方、イネーブル信号Eが非有意に遷移す るとき、第2クロック信号CLK2は、その直前の� ��理レベルを維持する。

 よって、イネーブル信号Eの論理レベルの 遷移による、第2クロック信号CLK2の無駄な論� ��レベルの遷移を抑制し、フリップフロップ� ��路100の誤動作を防止することができる。

 また、第2クロック信号CLK2の供給を停止� �た際の当該第2クロック信号CLK2の論理レベル と、その供給を再開する際の第1クロック信� �CLK1の論理レベルとを比較し、その結果に応� ��て、当該第2クロック信号CLK2の位相を制御� �る手法もある。しかしながら、第2クロック� ��号CLK2の供給を停止した際の当該第2クロッ� �信号CLK2の論理レベルを保持することが必要� ��あり、回路面積を増大させる。

 これに対し、実施の形態3では、当該論理 レベルを記憶する必要がなく、回路構成を簡 素化することができる。また、実施の形態3� �係るクロック制御回路60は、イネーブル信号 Eが有意な期間、第1クロック信号CLK1のエッジ を検出するたびに、第2クロック信号CLK2の論� ��レベルを反転させるだけという、シンプル� ��アルゴリズムに基づいている。したがって� ��クロック制御回路60における誤動作を抑制� �、信頼性の高い第2クロック信号CLK2を生成す ることができる。

 上述の実施の形態は例示であり、それら� ��各構成要素や各処理プロセスの組合せにい� ��いろな変形例が可能なこと、またそうした� ��形例も本発明の範囲にあることは当業者に� ��解されるところである。

 実施の形態1では、相補スイッチの代わり にNchトランジスタを用いる例を説明したが、 Nchトランジスタの代わりにPchトランジスタを 用いてもよい。その場合、ゲート端子に入力 される信号を、クロック信号CLKから反転クロ ック信号CLKBに、反転クロック信号CLKBからク� ��ック信号CLKに、適宜変更すればよい。

 また、実施の形態3にて説明した各論理ゲ ートは、同じ真理値表を持つ論理ゲートであ れば、適宜置き換えが可能である。

 最後に、本発明の別の態様を付記する。
(項目1)
 所定の第1クロック信号から、不使用期間が 設定されたダブルエッジトリガ型フリップフ ロップ回路を制御する第2クロック信号を生� �するクロック制御回路であって、
 前記第1クロック信号を受け、そのエッジを 検出すると、所定幅のパルス信号を出力する エッジ検出回路と、
 前記エッジ検出回路の出力信号と、前記ダ� ��ルエッジトリガ型フリップフロップ回路の� ��用状態を示すイネーブル信号とを受け、前� ��イネーブル信号が有意な期間、前記エッジ� ��出回路の出力信号に追従する信号を出力し� ��前記イネーブル信号が非有意な期間、非有� ��なレベルの信号を出力する論理ゲートと、
 前記論理ゲートの出力信号を受け、前記所� ��幅のパルス信号を検出するたびに、論理レ� ��ルが反転する信号を、前記第2クロック信号 として出力するトグル型フリップフロップ回 路と、
 を備えることを特徴とするクロック制御回� ��。
(項目2)
 前記エッジ検出回路は、
 前記第1クロック信号を所定の期間、遅延さ せて出力する遅延回路と、
 前記遅延回路の出力信号と、前記第1クロッ ク信号とを受け、前記所定幅のパルス信号を 含む信号を出力するXORゲートと、
 を含むことを特徴とする項目1に記載のクロ ック制御回路。
(項目3)
 項目1または2に記載のクロック制御回路と� �
 前記クロック制御回路により生成された第2 クロック信号を受ける、不使用期間が設定さ れたダブルエッジトリガ型フリップフロップ 回路と、
 を備えることを特徴とする半導体集積装置� ��