以下、本発明にかかる擬似ランダムデータ� ��成装置3について、種々の並列ビット構成の 実施形態について説明する。
〔2ビット並列〕
 図1は本発明にかかる一実施形態の擬似ラン ダムデータ生成装置3の回路図、図2は擬似ラ� ��ダムデータ生成装置3の動作を説明するため の図である。

 図1において、擬似ランダムデータ生成装 置3は、15個のレジスタFF1~15、および2個の排� �的論理和回路XR1,2によって構成される。

 15個のレジスタFF1~15は、第1のレジスタFF1� ��出力が第3のレジスタFF3に、第2のレジスタFF 2の出力が第4のレジスタFF4に、第3のレジスタ FF3の出力が第5のレジスタFF5というように、� �レジスタFFの出力が1つ置きのレジスタFFに入 力されるように接続されている。

 第15(終段)のレジスタFF15からの帰還出力� �、第1の排他的論理和回路XR1を介して第2の排 他的論理和回路XR2に入力され、第2の排他的� �理和回路XR2の出力は第1(初段)のレジスタFF1� �入力される。第14のレジスタFF14の出力は、� �2の排他的論理和回路XR2に入力される。第1の レジスタFF1の出力は、第1の排他的論理和回� �XR1に入力される。第1の排他的論理和回路XR1� ��出力は、さらに、第2のレジスタFF2に入力さ れる。

 なお、各レジスタFF1~15は、例えばフリッ� ��フロップからなり、図示しないクロック信� ��CLKが入力されるごとに、各レジスタFF1~15の� ��態がそれぞれの入力に応じて変化する。

 第15のレジスタFF15の出力がPNOUT1であり、� ��14のレジスタFF14の出力がPNOUT2である。これ� ��PNOUT1,2は、2ビット並列の2進の擬似ランダム データである。

 図2に示すように、初期状態において、各 レジスタFF1~15の状態がD1~15であったとする。1 クロック進むと、それらの状態が2ビットず� �シフトされる。そして、第2のレジスタFF2の� ��態は、第1のレジスタFF1の状態と第15のレジ� ��タFF15の状態との排他的論理和をとった状態 である、D1×D15となる。第1のレジスタFF2の状� ��は、第1の排他的論理和回路XR1の出力と第14� ��レジスタFF14の状態との排他的論理和をとっ た状態である、D1×D15×D14となる。クロックが 進むごとにこれが繰り返される。

 したがって、PNOUT1,2からは、2ビット並列の� ��似ランダムデータが出力される。
〔3ビット並列〕
 図3は本発明にかかる他の実施形態の擬似ラ ンダムデータ生成装置3Bの回路図、図4は擬似 ランダムデータ生成装置3Bの動作を説明する� ��めの図である。なお、図1および図2と同様� �構成または作用の部分については、ここで� �説明を省略しまたは簡略化する。以下同様� �ある。

 図3において、擬似ランダムデータ生成装 置3Bは、15個のレジスタFF1~15、および3個の排� ��的論理和回路XR1~3によって構成される。

 15個のレジスタFF1~15は、第1のレジスタFF1� ��出力が第4のレジスタFF4に、第2のレジスタFF 2の出力が第5のレジスタFF5に、第3のレジスタ FF3の出力が第6のレジスタFF6というように、� �レジスタFFの出力が2つ置きのレジスタFFに入 力されるように接続されている。

 第15のレジスタFF15からの帰還出力は、第1 および第2の排他的論理和回路XR1,2を介して第 3の排他的論理和回路XR3に入力され、第3の排� ��的論理和回路XR3の出力は第1のレジスタFF1に 入力される。

 第14のレジスタFF14の出力は第2の排他的論 理和回路XR2に入力され、第13のレジスタFF13の 出力は第3の排他的論理和回路XR3に入力され� �。第1のレジスタFF1の出力は、第1の排他的論 理和回路XR1に入力される。第1および第2の排� ��的論理和回路XR1,2の出力は、さらに、第3ま� ��は第2のレジスタFF3,2に入力される。

 第15,第14、第13の各レジスタFF15~13の出力� �PNOUT1,2,3であり、これらは3ビット並列の2進� �擬似ランダムデータである。

 図4に示すように、初期状態から1クロッ� �進むと、各レジスタFFの状態が3ビットずつ� �フトされる。そして、第3、第2、第1の各レ� �スタFF2の状態は、D1×D15、D1×D15×D14、D1×D15×D 14×D13となる。クロックが進むごとにこれが� �り返される。

 したがって、PNOUT1,2,3からは、3ビット並列� �2進の擬似ランダムデータが出力される。
〔4~10ビット並列〕
 図5~図10は本発明にかかる他の実施形態の擬 似ランダムデータ生成装置3C~3Hの回路図であ� ��。

 図5~図10において、擬似ランダムデータ生 成装置3C~3Hは、それぞれ、4ビット並列、5ビ� �ト並列、6ビット並列、7ビット並列、8ビッ� �並列、10ビット並列の2進の擬似ランダムデ� �タを生成する装置である。いずれも、15個の レジスタFF1~15と、それぞれの並列ビット数に 等しい個数(k個)の排他的論理和回路XRとを用� ��て構成される。

 各レジスタFFの出力は、(k-1)個のレジスタ を飛び越してその次のレジスタに入力される よう接続され、終段に近い側のそれぞれのレ ジスタからの帰還出力が、初段に近い側のそ れぞれの排他的論理和回路に入力され、それ ぞれの排他的論理和回路の出力は、それぞれ 次の排他的論理和回路に入力され、さらに、 初段に近い側のレジスタに初段に遠い側から 順に入力され、終段に近い側のそれぞれのレ ジスタからの出力が、kビット並列の擬似ラ� �ダムデータとして取り出される。

 すなわち、図5~図10において、15個のレジ� ��タFF1~15は、それぞれの出力が、それぞれの� ��列ビット数から1を減じた数に等しい個数の レジスタFFを飛び越して、その次のレジスタF Fに入力されるよう接続される。

 第15、第14、第13…のそれぞれのレジスタF F15,14,13…からの帰還出力は、第1、第2、第3… のそれぞれの排他的論理和回路XR1,2,3…に入� �される。

 第1、第2、第3…のそれぞれの排他的論理� ��回路XR1,2,3…の出力は、それぞれ次の排他的 論理和回路XR2,3…に入力される。また、第1、 第2、第3…の排他的論理和回路XR1,2,3…の出力 は、さらに、第kから第1のレジスタFF1に入力� ��れる。

 第15,第14、第13…の各レジスタFF15,14,13…� �出力がPNOUT1,2,3…であり、これらはkビット並 列の2進の擬似ランダムデータである。

 初期状態から1クロック進むと、各レジス タFFの状態がkビットずつシフトされる。クロ ックが進むごとにこれが繰り返される。

 したがって、PNOUT1,2,3…からは、Kビット並� �の2進の擬似ランダムデータが出力される。
〔kビット並列〕
 図11はkビット並列の2進の擬似ランダムデー タ生成装置3Kの回路図である。

 図11において、第1から第n(nはここでは15)� ��15個のレジスタFF1~15、および第1から第k(kは2 以上の整数)のk個の排他的論理和回路XRを用� �て、kビット並列の2進の擬似ランダムデータ を生成する。

 第mのレジスタ(mは1からn-kの整数)の出力� �、第(m+k)のレジスタFFに入力されている。第1 から第(k-1)の排他的論理和回路XRの出力は、� �2から第kの排他的論理和回路XRに入力されて� ��る。第1のレジスタFFの出力は、第1の排他的 論理和回路XRに入力されている。第1から第k� �排他的論理和回路XRの出力は、第kから第1の� ��ジスタFFに入力されている。

 第(n-k+1)から第nのk個のレジスタFFからの� �力は、第kから第1の排他的論理和回路XRに入� ��され、かつ、PNOUT1,2,3…、kから、kビット並� ��の2進の擬似ランダムデータとして取り出さ れる。

 図11の擬似ランダムデータ生成装置3Kは次 のように説明することもできる。

 すなわち、第mのレジスタ(mは1からn-kの整 数)の出力は、第(m+k)のレジスタに入力されて おり、第1の排他的論理和回路には、第1のレ� ��スタの出力および第nのレジスタの出力が入 力されており、第1の排他的論理和回路の出� �は、第2の排他的論理和回路および第kのレジ スタに入力されており、第jの排他的論理和� �路(jは2からk-1の整数)には、第(j-1)の排他的� �理和回路の出力および第(n-j+1)のレジスタの� ��力が入力されており、第jの排他的論理和回 路の出力は、第(j+1)の排他的論理和回路およ� ��第(k-j+1)のレジスタに入力されており、第k� �排他的論理和回路には、第(k-1)の排他的論理 和回路の出力および第(n-k+1)のレジスタの出� �が入力されており、第kの排他的論理和回路� ��出力は、第1のレジスタに入力されており、 第(n-k+1)から第nのk個のレジスタからの出力が 、kビット並列の2進の擬似ランダムデータと� ��て取り出されている。

 このように、種々の擬似ランダムデータ� ��成装置3,3B~3Kの構成によって、複数ビット並 列の2進の擬似ランダムデータを簡単に生成� �ることができる。各装置の構成は簡単であ� �、回路規模を小さくすることができる。

 上に述べた擬似ランダムデータ生成装置3 ,3B~3Kは、複数ビット並列の高速のPN符号デー� ��生成装置として用いることができる。

 上に述べた実施形態では、レジスタFFの� �数を15個としたが、16個以上または14個以下� �レジスタFFを用いてもよい。16個以上のレジ� ��タFFを用いることによって、11ビット以上の 並列の2進の擬似ランダムデータを生成する� �とができる。

 次に、上に述べた擬似ランダムデータ生� ��装置3を用いて構成された基地局装置の構成 の例を説明する。なお、以下に説明する移動 基地局装置1は擬似的なものであるが、これ� �用いて高速無線伝送路試験を実施すること� �できる。

 図12は擬似的な移動基地局装置1の例を示� ��ブロック図、図13は図12の移動基地局装置1� �DSPボード11の送信データ生成部の構成の例を 示すブロック図である。

 図12において、移動基地局装置1は、DSPボ� ��ド11、マザーボード12、DAC(Didital to Analog Co nverter )ボード13、周波数変換などを行うRFモ� ��ュール14、および移動局装置15などからなる 。移動基地局装置1のこのような構成それ自� �については公知であるので、ここでの説明� �省略する。

 図13において、DSPボード11には、データ信 号生成部21、チャネルコーデック部22、IFFT部( 逆フーリエ変換部)23、および制御信号生成部 24などが設けられる。この例では、データ信� ��生成部21、制御信号生成部24、およびIFFT23は 、FPGA(Field Programmable Gate Array)によって実現� ��れ、チャネルコーデック部22はDSPによって� �現される。

 データ信号生成部21には、上に述べた擬� �ランダムデータ生成装置3,3B~3Kのような回路� ��含まれており、高速でデータ信号を生成す� ��。生成されたデータ信号は、高速データ通� ��機能(DDR)を用いてDSPによるチャネルコーデ� �ク部22に送信される。DSPは、チャネルコーデ ックを行った後、再度、FPGAへ送信する。IFFT� ��23によって高速で逆フーリエ変換が行われ� �後、外部であるマザーボード12へ出力される 。

 上に述べた実施形態において、レジスタF F、排他的論理和回路XR、その他の種々の回路 または素子などを追加することも可能であり 、また回路を変更することも可能である。擬 似ランダムデータ生成装置3,3B~3K、移動基地� �装置1の全体または各部の構成、構造、形状� ��寸法、個数、回路構成、素子の種類などは� ��本発明の趣旨に沿って適宜変更することが� ��きる。