XU QIUXIA (CN)
XU GAOBO (CN)
XU QIUXIA (CN)
| US20070190767A1 | 2007-08-16 | |||
| US20070215950A1 | 2007-09-20 | |||
| US20080258216A1 | 2008-10-23 | |||
| US6406956B1 | 2002-06-18 | |||
| US6303418B1 | 2001-10-16 |
中科专利商标代理有限责任公司 (CN)
| 权 利 要 求 1.一种半导体器件的替代栅集成方法， 包括- 提供半导体衬底； 在所述半导体衬底上形成阱区域， 定义 N型器件区域和 /或 P型器件区域； 在所述 N型器件区域和 /或 P型器件区域上分别形成牺牲栅堆叠， 所述牺牲栅堆 叠包括牺牲栅介质层和牺牲栅电极层， 其中， 所述牺牲栅介质层位于所述半导体衬底 上， 所述牺牲栅电极层位于所述牺牲栅介质层上； 环绕所述牺牲栅堆叠形成侧墙； 在所述牺牲栅堆叠两侧且嵌入所述半导体衬底形成源 /漏区； 在所述半导体衬底上形成 Si02层； 在所述 Si02层上旋涂旋转涂布玻璃 （SOG); 对所述 SOG进行刻蚀至所述 Si02层露出； 对 SOG与 Si02层进行速率差刻蚀， 实现 Si02层表面平坦化； 随后分别在 N型器件区域形成 N型替代栅堆叠， 和 /或在 P型器件区域形成 P型 替代栅堆叠。 2. 根据权利要求 1所述的方法， 其中， 在所述 N型器件区域和 /或 P型器件区域 上形成牺牲栅堆叠的步骤， 包括- 在所述 N型器件区域和 /或 P型器件区域上依次形成牺牲栅介质层、 牺牲栅电极 层和硬掩模层； 对所述牺牲栅介质层、 牺牲栅电极层和硬掩模层进行刻蚀， 以使得所述牺牲栅介 质层和牺牲栅电极层刻蚀后形成牺牲栅堆叠， 所述硬掩模层刻蚀后形成硬掩模。 3. 根据权利要求 2所述的方法， 其中， 所述牺牲栅介质层包括 Si02栅介质层， 所述牺牲栅电极层包括多晶硅栅电极层。 4. 根据权利要求 1所述的方法， 其中， 环绕所述牺牲栅堆叠形成侧墙的步骤， 包 括： 环绕所述牺牲栅堆叠形成 Si3N4侧墙。 5. 根据权利要求 1所述的方法， 其中， 环绕所述牺牲栅堆叠形成侧墙的步骤， 包 括： 环绕所述牺牲栅堆叠形成第一侧墙， 环绕所述第一侧墙形成第二侧墙； 其中所述第一侧墙由 Si3N4形成， 所述第二侧墙由 Si02形成。 6. 根据权利要求 1所述的方法， 其中， 所述在半导体衬底上形成 Si02层的步骤， 包括： 在所述半导体衬底上采用低温氧化方式形成 Si02层。 7. 根据权利要求 1所述的方法，其中，所述在 Si02层上旋涂 SOG的步骤，包括: 将液态状 SOG均匀旋涂在 Si02层上， 经热退火处理将 SOG固化形成 Si02介质层。 8. 根据权利要求 1所述的方法， 其中， 对所述 SOG进行刻蚀至所述 Si02层露出 包括： 釆用干法刻蚀工艺刻蚀 SOG至所述 Si02层露出。 9. 根据权利要求 1所述的方法,其中，对 SOG与 Si02层进行速率差刻蚀实现 Si02 层表面平坦化的步骤， 包括： 在 SOG与 Si02层界面处釆用干法刻蚀工艺刻蚀 SOG与 Si02， SOG与 Si02的刻蚀速率比例为 1 : 1.2至 1 :2, 实现 Si02层表面平坦化。 10. 根据权利要求 1或 9所述的方法， Si02层表面经平坦化后， 进一步包括： 采 用干法刻蚀工艺刻蚀 Si02层至牺牲栅堆叠顶部剩余 50nm-100nm厚度的 Si02层。 11. 根据权利要求 1所述的方法， 其中， 在衬底上形成 N型器件区域和 P型器件 区域两者， 以及所述分别在 N型器件区域形成 N型替代栅堆叠， 在 P型器件区域形 • 成 P型替代栅堆叠的步骤， 包括： 选择性刻蚀去除 N型器件区域 Si02层至牺牲栅堆 叠露出； 去除所述牺牲栅堆叠以在所述侧墙内形成开口； 在所述开口内形成 N型替代 栅堆叠； 在所述半导体衬底上形成 Si02层； 选择性刻蚀去除 P型器件区域 Si02层至 牺牲栅堆叠露出； 去除所述牺牲栅堆叠以在所述侧墙内形成开口； 在所述开口内形成 P型替代栅堆叠。 12. 根据权利要求 1所述的方法， 其中， 在衬底上形成 N型器件区域和 P型器件 区域两者， 以及所述分别在 N型器件区域形成 N型替代栅堆叠， 在 P型器件区域形 成 P型替代栅堆叠的步骤，包括：选择性刻蚀去除 P型器件区域 Si02层至牺牲栅堆叠 露出； 去除所述牺牲栅堆叠以在所述侧墙内形成开口； 在所述开口内形成 P型替代栅 堆叠； 在所述半导体衬底上形成 Si02层； 选择性刻蚀去除 N型器件区域 Si02层至牺 牲栅堆叠露出； 去除所述牺牲栅堆叠以在所述侧墙内形成开口； 在所述开口内形成 N 型替代栅堆叠。 13. 根据权利要求 11或 12所述的方法，其中，选择性刻蚀去除 N型器件区域 Si02 层至牺牲栅堆叠露出的步骤包括： 首先， 采用抗蚀剂掩蔽 P型器件区域； 接着， 采用 干法刻蚀工艺刻蚀 Si02层至 N型器件区域牺牲栅堆叠露出。 14. 根据权利要求 11或 12所述的方法，其中，选择性刻蚀去除 P型器件区域 Si02 层至牺牲栅堆叠露出的步骤包括： 首先， 采用抗蚀剂掩蔽 N型器件区域； 接着， 采用 干法刻蚀工艺刻蚀 Si02层至 P型器件区域牺牲栅堆叠露出。 15. 根据权利要求 11或 12所述的方法， 其中， 所述去除牺牲栅堆叠以在所述侧 墙内形成开口， 包括： 采用四甲基氢氧化氨 （TMAH) 溶液湿法腐蚀去除牺牲多晶硅 栅电极层， 釆用 HF+IPA+H20溶液湿法腐蚀去除牺牲 Si02栅介质层。 16. 根据权利要求 15所述的方法， 其中， TMAH溶液中 TMAH与 ¾0的体积百 分含量比例为 1:15至 1 :5 , 工艺温度为 50°C至 8(TC。 17. 根据权利要求 15所述的方法， HF+IPA+H20溶液中 HF的体积百分比含量 是 10%至 15%， IPA的体积百分比含量是 0.01%至 1%。 18. 根据权利要求 11或 12所述的方法， 其中， 所述在 N型器件区域侧墙开口内 形成 N型替代栅堆叠的步骤， 包括： 在侧墙开口内形成 N型高 k栅介质层， 在所述 N 型高 k栅介质层上形成 N型金属栅电极层， 对所述 N型金属栅电极层和 N型高 k栅 介质层进行刻蚀， 以使得所述 N型金属栅电极层和 N型高 k栅介质层刻蚀后形成 N 型替代栅堆叠。 19. 根据权利要求 18所述的方法， 其中， 所述 N型高 k栅介质层包括： HfSiON、 HfLaON, HfTaON中的一种或几种的组合。 20. 根据权利要求 18所述的方法，其中，所述 N型金属栅电极层包括： TaN、TiN、 HfN中的一种或几种的组合。 21. 根据权利要求 11或 12所述的方法， 其中， 所述在 P型器件区域侧墙开口内 形成 P型替代栅堆叠的步骤， 包括： 在侧墙开口内形成 P型高 k栅介质层， 在所述 P 型高 k栅介质层上形成 P型金属栅电极层，对所述 P型金属栅电极层和 P型高 k栅介 质层进行刻蚀， 以使得所述 P型金属栅电极层和 P型高 k栅介质层刻蚀后形成 P型替 代栅堆叠。 22. 根据权利要求 21所述的方法， 其中， 所述 P型高 k栅介质层包括： HfA10N、 HfSiAlON, HfTiON中的一种或几种的组合。 23. 根据权利要求 21所述的方法，其中，所述 P型金属栅电极层包括: AlN、TiAlN、 TaAlN、 MoAIN中的一种或几种的组合。 |
本申请要求了 2011年 6月 30日提交的、 申请号为 201110181587.7、 发明名称为 "一种半导体器件的替代栅集成方法"的中国专 申请的优先权， 其全部内容通过引 用结合在本申请中。 技术领域
本发明涉及超深亚微米半导体器件技术领域， 尤其涉及一种高 k栅介质 /金属栅半 导体器件的替代栅集成方法，该方法采用牺牲 Si0 2 /多晶硅栅作为牺牲栅堆叠，经平坦 化工艺后， 分别去除 N型器件区域和 P型器件区域的牺牲栅堆叠， 形成高 k栅介质 / 金属栅替代栅堆叠， 实现 N型和 P型高 k栅介质 /金属栅半导体器件的集成。 背景技术
40多年来， 集成电路技术按摩尔定律持续发展， 特征尺寸不断缩小， 集成度不断 提高， 功能越来越强。 目前， 金属氧化物半导体场效应晶体管 （MOSFET) 的特征尺 寸已进入亚 50纳米。 伴随器件特征尺寸的不断减小， 如果仍釆用传统的多晶硅栅， 多晶硅耗尽效应将越来越严重， 多晶硅电阻也将随之增大， PMOS的硼穿通现象会更 加显著， 这些障碍将严重限制器件性能的进一步提高。 为了克服以上困难， 工业界开 始采用高介电常数 （高 k) 栅介质 /金属栅栅结构代替传统的氧化硅 /多晶硅栅结构。
在高 k栅介质 /金属栅半导体器件的制备上， 通常包括两种制备工艺： 一种是 "先 栅 （gate first) "制备工艺， 一种是 "后栅 （gate last) "制备工艺。 先栅制备工艺是先 制备金属栅电极后制备源 /漏， 其与标准 CMOS工艺流程相似。 其特点是工艺简单， 与标准 CMOS工艺相兼容， 标准 CMOS工艺中常用的一些工艺在先栅工艺中也可 用， 有利于节省成本。 但这种方法存在一些难以克服的缺点： 首先是金属栅电极容易 被注入源 /漏的离子穿透影响器件的电学特性； 其次是激活源 /漏杂质的高温工艺对金 属栅的功函数会有很大的影响， 大部分金属栅材料在高温退火处理后其功函数 会向禁 带中央移动， 导致器件性能的退化。 后栅制备工艺， 又称大马士革工艺。 国际常用的 后栅制备工艺是先形成高 k栅介质 /假栅结构， 在完成源 /漏注入与激活工艺后， 通过 平坦化处理去掉假栅， 形成栅槽， 然后重新淀积金属栅， 完成高 k栅介质 /金属栅半导 体器件的制备。 这种后栅工艺的优点是金属栅电极在源 /漏激活热退火工艺之后形成， 避免了高温工艺对金属栅特性的影响， 使器件获得很高的稳定性和一致性， 有利于形 成高性能的高 k栅介质 /金属栅半导体器件和电路。但是这种后栅工 也存在一定的缺 点， 主要是在去除假栅电极时很容易对下面的高 k栅介质造成损伤， 降低高 k栅介质 的可靠性。 发明内容
本发明的主要目的在于提供一种半导体器件的 替代栅集成方法， 该方法包括： 提 供半导体衬底； 在所述半导体衬底上形成阱区域， 定义 N型器件区域和 /或 P型器件 区域； 在所述 N型器件区域和 /或 P型器件区域上分别形成牺牲栅堆叠， 所述牺牲栅 堆叠包括牺牲栅介质层和牺牲栅电极层， 其中， 所述牺牲栅介质层位于所述半导体衬 底上， 所述牺牲栅电极层位于所述牺牲栅介质层上； 环绕所述牺牲栅堆叠形成侧墙； 在所述牺牲栅堆叠两侧且嵌入所述半导体衬底 形成源 /漏区；在所述半导体衬底上形成 Si0 2 层； 在所述 Si0 2 层上旋涂旋转涂布玻璃 （SOG); 对所述 SOG进行刻蚀至所述 Si0 2 层露出； 对 SOG与 Si0 2 层界面处进行速率差刻蚀， 实现 Si0 2 层表面平坦化； 随 后分别在 N型器件区域形成 N型替代栅堆叠， 和 /或在 P型器件区域形成 P型替代栅 堆叠。
本发明提供的这种半导体器件的制造方法釆用 牺牲 Si0 2 /多晶硅栅堆叠一方面可 以有效避免先栅工艺中高温退火对高 k栅介质 /金属栅结构电学特性的影响，另一方面 可以克服高 k栅介质 /牺牲多晶硅栅结构在去除牺牲多晶硅栅的时 对高 k栅介质的损 伤。 在具体制备工艺上， 本发明釆用 Si0 2 +SOG平坦化工艺， 并且经平坦化工艺后， 分别去除 N型器件和 P型器件的 Si0 2 /多晶硅牺牲栅堆叠， 然后淀积适用于 N型器件 和 P型器件的高 k栅介质 /金属栅替代栅堆叠。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和 优点将更为清楚：
图 1-16 示出了根据本发明实施例制造半导体器件的流 程中各步骤对应的器件结 构的截面图。 附图标记说明：
1000， 半导体衬底； 1002, P阱； 1004， N阱； 1006， 沟道； 1008， 牺牲栅介质 层； 1009， 牺牲栅电极层； 1010， 硬掩膜层； 1012， Si 3 N 4 一次侧墙； 1014， N型源 / 漏延伸区； 1015 , P型源 /漏延伸区； 1016， Si0 2 二次侧墙； 1018， N型源 /漏区； 1020， P型源 /漏区； 1022， 金属硅化物； 1024， Si0 2 介质层； 1026, 旋转涂布玻璃 （SOG); 1028： N型高 k栅介质层； 1030: N型功函数金属栅电极层； 1032: N型金属栅导体 层； 1034， Si0 2 介质层； 1036， 抗刻蚀剂； 1038: P型高 k栅介质层； 1040: P型功 函数金属栅电极层； 1042: P型金属栅导体层； 1044， Si0 2 介质层； 1046， 隔离结构。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示 意图。 这些图并非是按比例绘制 的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所示出 的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示例性的， 实际中可 能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据实际所需可以另外 设计具有不同形状、 大小、 相对位置的区域 /层。
图 1〜16详细示出了根据本发明实施例制造半导体 器件流程中各步骤的截面图。 以下， 将参照这些附图来对根据本发明实施例的各个 步骤予以详细说明。
首先， 如图 1所示， 提供半导体衬底 1000。 衬底 1000可以包括任何适合的半导体 衬底材料， 具体可以是但不限于硅、 锗、 锗化硅、 SOI (绝缘体上半导体）、 碳化硅、 砷化镓或者任何 III/V族化合物半导体等。 此外， 半导体衬底 1000可以可选地包括外延 层， 可以被应力改变以增强性能。
接着， 在半导体衬底 1000上形成隔离结构 1046， 优选采用局部氧化隔离 （Local
Oxidation of Silicon, LOCOS )。 在本发明的实施例中也可以釆用其他隔离结构 ， 隔离 结构与本发明的主旨无关， 这里不再赘述。
然后， 如图 2所示， 在半导体衬底上形成 P阱 1002和 N阱 1004。 具体地， 首先， 光 亥 IJP阱掩膜， 掩膜露出阱区， 通过掩膜进行 P型杂质注入， 例如可以是 B或 BF 2 ; 然后， 去除 P阱掩膜， 光刻 N阱掩膜， 掩膜露出阱区， 通过掩膜进行 N型杂质注入， 例如可以 是 P或 As; 最后， 在 900°C至 1000°C的温度下推进形成 P阱和 N阱。 当然， 形成 P阱和 N 阱的顺序可以改变。 而且需要指出的是， 在某些应用中， 也可以只形成 N阱和 P阱中一 种类型的阱。
然后， 如图 3所示， 半导体衬底上形成牺牲栅介质层 1008， 在本实施例中优选为 Si0 2 层。 具体地， 半导体衬底经常规清洗后， 采用 HF+IPA+H 2 0去除自然氧化层， 然 后采用干氧氧化方式形成牺牲 Si0 2 栅介质层， 牺牲 Si0 2 栅介质层厚度可以是 lnm至 3nm 0
接着， 在牺牲栅介质层 1008上形成牺牲栅电极层 1009， 在本实施例中优选为多晶 硅层。 具体地， 可以采用 LPCVD (Low-Pressure Chemical Vapor Deposition, 低压化学 气相淀积） 方式形成牺牲多晶硅层， 牺牲多晶硅层的厚度可以是 150nm至 190nm。
然后， 在牺牲栅电极层 1009上继续形成硬掩膜层 1010， 在本实施例中优选为 Si0 2 硬掩膜层。 具体地， 可以釆用 LTO (Low-temperature oxidation, 低温氧化） 方式形成 Si0 2 硬掩膜层， Si0 2 硬掩膜层厚度可以是 40-70nm。具体地， 厚度的选择根据后面牺牲 多晶硅栅和侧墙的刻蚀而定， 要求在经过牺牲栅堆叠和侧墙的刻蚀后， Si0 2 硬掩膜层 厚度需要剩余例如 10-20nm, 以防止牺牲多晶硅层在源 /漏硅化物形成工艺中被硅化。
接着， 如图 4所示， 对牺牲栅结构进行图案化刻蚀。 具体地， 旋涂抗刻蚀剂， 对 抗刻蚀剂进行图案化， 以抗刻蚀剂为掩蔽刻蚀 Si0 2 硬掩膜层 1010, 去除抗刻蚀剂， 以 Si0 2 硬掩膜层 1010为掩蔽刻蚀牺牲多晶硅层 1009和牺牲 Si0 2 栅介质层 1008， 从而形成 牺牲栅堆叠。
接着， 如图 5所示， 在牺牲栅堆叠两侧环绕牺牲栅堆叠形成一次侧 墙 1012如 Si 3 N 4 。 具体地， 可以釆用 PECVD (Plasma-Enhanced Chemical Vapor Deposition, 等离子增强 化学气相淀积） 方式形成 Si 3 N 4 层， 厚度可以为 50-90nm， 然后釆用干法刻蚀工艺， 例 如是 RIE (Reactive-Ion Etching, 反应离子刻蚀）反刻形成 Si 3 N 4 侧墙。 接着采用离子注 入形成源 /漏延伸区， 对于 NMOSFET, 例如可以注入 As或 Sb， 形成 N型源 /漏延伸区 1014； 对于 PMOSFET, 例如可以注入 BF 2 或 In, 形成 P型源 /漏延伸区 1015。
然后， 优选地可以在 Si 3 N 4 —次侧墙 1012外侧环绕 Si 3 N 4 —次侧墙形成二次侧墙 1016如 Si0 2 。 具体地， 可以釆用 LTO方式形成 Si0 2 层， 厚度可以为 80-120nm， 然后釆 用干法刻蚀工艺反刻形成 0 2 侧墙。 接着采用离子注入形成源漏区， 对于 NMOSFET, 例如可以注入 As或 Sb, 形成 N型源 /漏区 1018;对于 PMOSFET, 例如可以注入 BF 2 或 In, 形成 P型源 /漏区 1020。 对于本发明的其他实施例， 还可以在第二侧墙 1016外进一步形成第三侧墙， 第三 侧墙的材料优选包括 Si 3 N 4 。 图中没有示出第三侧墙。
接着， 优选地在源 /漏区上形成硅化物 1022。 对于本发明的实施例， 硅化物选择 M硅化物。
然后，如图 6所示，在器件上形成 Si0 2 介质层 1024。对于本发明的实施例，采用 LTO 方式形成 Si0 2 介质层 , Si0 2 介质层厚度例如在 600至 800nm。
接着， 旋涂 SOG ( Spin-on-glass, 旋转涂布玻璃） 1026， 液态状 SOG会填充硅片 表面的凹陷部分， 达到器件表面平坦化的目的。 然后对 SOG退火固化， 使 SOG中的 溶剂挥发后形成 Si0 2 层。
然后， 如图 7所示， 采用干法刻蚀工艺刻蚀 SOG至 SOG与 Si0 2 介质层界面处。刻蚀 气体例如可以包括 CF 4 和 CHF 3 。
接着， 如图 8所示， 按照 SOG形成 Si0 2 和 LTO形成 Si0 2 刻蚀速率比例为 1 :1.2至 1 :2 干法刻蚀 SOG 1026和 Si0 2 介质层 1024， 实现平坦化。 刻蚀气体例如可以包括 CF4和 CHF 3 ， 可以通过调整刻蚀气体比例， 实现 SOG与 Si0 2 的速率差刻蚀。 经平坦化后， 还 可以继续干法刻蚀 Si0 2 介质层至牺牲栅堆叠顶部剩余例如 50 nm至 lOOnm 厚度的 Si0 2 介质层。
然后， 如图 9所示， 釆用抗刻蚀剂 1036掩蔽 PMOSFET区域， 露出 NMOSFET区域， 干法刻蚀 Si0 2 介质层 1024至牺牲多晶硅栅电极露头。
然后， 如图 10所示， 釆用四甲基氢氧化氨 （Tetramethy ammonium hydroxide, TMAH) 溶液腐蚀牺牲多晶硅栅电极。 例如， TMAH溶液中 TMAH与 ¾0的体积百分 含量比例为 1 :15至 1 :5， 工艺温度为 5(TC至 80°C。 并采用 HF+IPA+H 2 0溶液（其中 HF的 体积百分比含量是 10%至 15%， IPA的体积百分比含量是 0.01%至 1% ) 腐蚀牺牲 Si0 2 栅 介质， 在侧墙内形成开口。
然后， 如图 11所示， 在侧墙开口内形成 N型高 k栅介质 /金属栅结构。 具体地， 将 半导体衬底进行清洗， 采用 HF+IPA+H 2 0去除自然氧化层， 采用快速热退火工艺在衬 底表面形成 5至 10A的 Si0 2 界面层 （图中未示出）， 例如采用磁控溅射技术在 Si0 2 界面 层上淀积高 k栅介质 1028如 HfSiON, 对 HfSiON高 k栅介质进行快速热退火处理， 退火 温度为 500°C至 530°C ; 接着， 在 HfSiON高 k栅介质上形成功函数金属栅电极层 1030如 TaN, 在 TaN功函数金属栅层上淀积金属栅导体层 1032如 W; 然后， 在 W金属栅导体层 旋涂抗刻蚀剂， 对抗刻蚀剂进行图案化， 要求图案化的抗刻蚀剂要覆盖侧墙开口外侧 例如 0.5至 4μιη， 采用等离子体干法刻蚀\¥、 TaN和 HfSiON, 形成 T型高 k栅介质 /金属 栅结构。
接着， 如图 12所示， 在器件上形成 Si0 2 介质层 1034。 对于本发明的实施例， 采用 LTO方式形成 Si0 2 介质层， Si0 2 介质层厚度例如在 400至 600nm。
然后，如图 13所示，釆用抗刻蚀剂 1036掩蔽 NMOSFET区域，露出 PMOSFET区域， 干法刻蚀 Si0 2 介质层 1034和 1024至牺牲多晶硅栅电极露头。
接着， 如图 14所示， 同样可以釆用 TMAH溶液腐蚀牺牲多晶硅栅电极， 并采用 HF+IPA+¾0溶液腐蚀牺牲 Si0 2 栅介质， 在侧墙内形成开口。
然后， 如图 15所示， 在侧墙开口内形成 P型高 k栅介质 /金属栅结构。 具体地， 将半 导体衬底进行清洗， 采用 HF+IPA+H 2 0去除自然氧化层， 釆用快速热退火工艺在衬底 表面形成 5至 10A的 Si0 2 界面层 （图中未示出）， 例如采用磁控溅射技术在 Si0 2 界面层 上淀积高 k栅介质 1038如 HfSiAlON， 对 HfSiAlON高 k栅介质进行快速热退火处理， 退 火温度为 500Ό至 530°C ;接着，在 HfSiAlON高 k栅介质上形成功函数金属栅电极层 1040 如 A1N， 在 A1N功函数金属栅层上淀积金属栅导体层 1042如 Mo; 然后， 在 Mo金属栅导 体层上旋涂抗刻蚀剂， 对抗刻蚀剂进行图案化， 要求图案化的抗刻蚀剂要覆盖侧墙开 口外侧例如 0.5至 4μιη， 采用等离子体干法刻蚀 Mo、 A1N和 HfSiAlON, 形成 T型高 k栅 介质 /金属栅结构。
接着， 如图 16所示， 在器件上形成 Si0 2 介质层 1044。 对于本发明的实施例， 采用 LTO方式形成 Si0 2 介质层， Si0 2 介质层厚度在 400至 600nm。
需要指出的是， 以上实施例中先形成 N型高 k栅介质 /金属栅结构， 然后形成 P型高 k栅介质 /金属栅结构， 但是它们的顺序可以改变。 另外， 在以上实施例中， 针对两个 互补器件（一个 N型器件和一个 P型器件）进行了描述；但是本领域技术人员 以理解， 本发明同样可以应用于单个器件或者三个或更 多器件的情况。
在如上所述形成半导体器件之后， 可以进一步进行其他工艺。 例如， 光刻栅和源 /漏通孔， 填充 Ti/TiN/Al/TiN互连金属线， 经图案化刻蚀形成栅和源 /漏引线（图中未示 出）。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过现有技 术中的各种手段，来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方 法 并不完全相同的方法。 本发明提供的这种半导体器件的制造方法采用 牺牲 Si0 2 /多晶硅栅结构，一方面可 以有效避免先栅工艺高温退火工艺对高 k栅介质 /金属栅结构电学特性的影响， 另一方 面可以克服高 k栅介质 /牺牲多晶硅栅结构在去除牺牲多晶硅栅的时 对高 k栅介质的 损伤。 在具体制备工艺上， 本发明可以釆用以下各项技术中的一项或多项 以提高器件 性能， 包括-
- 采用双层侧墙结构（例如， Si 3 N4/ Si0 2 )或者三层侧墙结构（例如， Si 3 N 4 / Si0 2 / Si 3 N 4 )
具体地， 在靠近金属栅一侧釆用 Si 3 N 4 —次侧墙可以有效防止高 k栅介质和金属栅 被氧化， 避免高 k栅介质等效氧化层厚度的增加和金属栅特性 退化。
- 采用 Si0 2 +SOG平坦化工艺
首先， 采用 LTO工艺形成 Si0 2 介质层， 可以实现初步的平坦化， 减小栅堆叠与源 / 漏之间的高度差，然后采用 SOG进一步进行平坦化。液态 SOG具有很好的平坦化效果， 能有效填充和减小栅堆叠与源 /漏之间的高度差， 达到理想的平坦化效果。 SOG退火固 化后会形成 Si0 2 介质层， 与 LTO形成的 Si0 2 介质层相兼容， 有利于后期采用干法刻蚀 工艺获得理想的平坦化效果。
- 釆用 TMAH溶液湿法腐蚀工艺
这有利于提高牺牲多晶硅栅对牺牲 Si0 2 栅介质的选择比。
- 采用 HF+IPA+H 2 0溶液湿法腐蚀牺牲 Si0 2 栅介质
具体地， 较低的 HF浓度可以减小牺牲 Si0 2 栅介质的腐蚀速率， IPA的采用有利于 获得良好的界面特性， 抑制自然氧化层的生长。 以上参照本发明的实施例对本发明予以了说明 。 但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替换和修改， 这些替换和 修改都应落在本发明的范围之内。