以下、本発明の実施形態を図面に関連付� ��て説明する。

 図1は、本発明の実施形態に係る携帯通信 端末装置の信号処理系の構成例を示すブロッ ク図である。ここでは、携帯通信端末装置と して、携帯電話1が例示されている。

 携帯電話1は、図1に示すように、アンテ� �11を介して相手側携帯電話と信号の送受信を 行うRFIC部12と、RFIC部12で送受信される信号を 処理するASIC部13とを有している。

 ASIC部13は、信号の変復調を行うベースバ� ��ド部(BB)14と、制御部としてのCPU15と、RFIC部1 2の送受信に要する制御用データを出力するSP I(Serial parallel Interface)制御部16とを有する。

 また、RFIC部12は、RF制御部31と、4チャネ� �アナログデジタルコンバータ(ADC:Analog Digital  Converter)32と、PLL(Phase Locked Loop)デジタルア� ��ログコンバータ(PLL DAC)33と、電源がONの場� �には、SPI制御部16から出力された制御用デー タを保持する制御レジスタ34とを有している� ��

 図1に示す携帯電話1は、さらに、液晶表� �部(LCD)17と、音声信号のA/D、D/A変換を行うコ� ��デック部18と、ユーザからの入力情報をCPU15 に与えるキー入力部19と、プログラムを格納� ��るメモリ20と、スピーカ21と、マイクロフォ ン22とを有している。

 RFIC部12の制御レジスタ34と、ASIC部13とのイ� �ターフェースにはSPIが用いられる。また、4� ��ャネルアナログデジタルコンバータ32と、PL Lデジタルアナログコンバータ33にもそのイン ターフェースとしてSPIが用いられる。
 インターフェースとしては、パラレルイン� ��ーフェースが良いが、転送量が少ない場合� ��、SPIが有効であり、パッケージサイズにお� ��ても利点があるため、ここでは、SPIを用い� ��こととする。

 CPU15は、待ち受け時において報知情報を受� �しない時(間欠受信における停止時)には、RFI C部12への電力供給を停止させ、待ち受け時に おいて報知情報を受信する時(間欠受信にお� �る受信時)には、RFIC部12への電力供給を行う� ��うに制御する。
 CPU15は、RFIC部12の電源をOFFする前にSPIを介� �て全ての制御レジスタ34の値をASIC部13に取り 込んでおき、復帰時には、自動再設定または CPUコマンドにより自動転送を実行して待ち受 け前の状態を維持する。
 これにより、CPU15はあたかも制御データを� �持していたかのような挙動が可能である。
 CPU15による制御の具体例については、詳細� �後述する。

 図2は、図1に示すRFIC部12と、ASIC部13の外部� �続構成例を示す図である。
 図2に示されるように、RFIC部12とASIC部13間の 通信には、クロック信号CLK、データ受信信号 RX、データ送出信号TX、タイミングプロセッ� �ユニット信号(Timing Process Unit)TPU、シリアル I/O信号SIO、および汎用入出力信号(General Purpo se I/O)GPIOが用いられる。

 図2に示されるASIC部13は、RFIC部12との接続部 のみ抽出して示したものである。
 図2のASIC部13は、ベースバンドブロック(BB)13 1と、RXブロック132と、TXブロック133と、シリ� ��ルインタフェース(I/F)ブロック134と、TPUブ� �ック135と、GPIOブロック136とが共通バス137経� ��でCPUインターフェース(I/F)138に接続され、� �成される。
 上記した各ブロック131、132、133、134、135、1 36は、RFIC部12との間で、それぞれ、クロック� ��号CLK、データ受信信号RX、データ送出信号TX 、タイミングプロセッサユニット信号、シリ アルI/O信号SIO、汎用入出力信号GPIOの送受信� �行う。
 なお、上記したデジタル部の各ブロックに� ��、水晶発振器(VCTCXO)10からPLL139経由でクロッ ク信号CLKが供給される。

 なお、TPUブロック135は、CPU15の管理下の� �とで、BBブロック131から待受け状態にあるか 否かを示す情報を取得し、間欠受信における 停止時には、RFIC部12への電力供給を停止し、 受信時には電力供給を行うようにウェイクア ップ(WAKE-UP)信号SWUPを生成してRFIC部12の電力� �御を行う。

 図3Aおよび図3B、並びに、図4Aおよび図4Bは� �本発明の実施形態に係る信号処理装置の回� �構成例を示す図である。
 ここでは、信号処理装置が、RFIC部12の制御� ��ジスタ34とASIC部13のインターフェースとし� �使用される例が示されている。
 なお、4チャネルアナログデジタルコンバー タ32、PLLデジタルアナログコンバータ33の間� �同様に構成することが可能である。

 いずれの信号処理装置も、ASIC部13の制御� ��よりRFIC部12への電力供給をOFFした場合、両� ��に与える影響、たとえばRFIC部12に与える回� ��部品のダメージ(劣化、破壊)、およびASIC部1 3の不安定な動作を回避するために、インタ� �フェース上で改良された構成を有する。

 図3Aに示す回路構成によれば、ASIC部13Aは、R FIC部12の電源OFFに連動して、RFIC部12の出力、� ��体的には入出力バッファ回路(I/O BUF)140に対 する出力をフローティング状態に設定してい る。
 ここでは、入出力バッファ回路140には、マ� ��チプレクサ(MUX)141を介してCPU15からのWAKE-UP� �マンドCWUP、もしくはTPUブロック175により生� ��されるWAKE-UP信号SWUPが供給される。
 ASIC部13は、このいずれか一方により電源ON/O FF制御信号(ENLDO)として入出力バッファ回路140 を制御することにより、入出力バッファ回路 140に対する出力をハイインピーダンス状態(� �ローティング)に設定する。
 なお、TPUブロック135は、BBブロック131から� �帯電話1が待受け状態にあるか否かの情報を� ��得し、間欠受信における受信時に、RFIC部12� ��の電力供給が開始されると一義的に上記し� ��WAKE-UP信号SWUPを生成する。
 このことにより、RFIC部12の電力供給が断た� ��た場合にRFIC部12に与えるダメージを回避で� ��る。

 一方、RFIC部12の入力、すなわち入出力バッ� ��ァ回路140の出力については、消費電力低減� ��観点からフローティング状態ではない状態� ��する要求がある。
 このため、図3Bに示す回路構成によれば、AS IC部13Bは、入出力バッファ回路140への入力が� ��定レベルの場合、プルアップあるいはプル� ��ウンのいずれかに固定するスイッチ121、122� ��有している。
 上記したスイッチ121、122は、いずれもASIC部 13BのCPU15による制御の下、電源ON/OFF制御信号E NLDOと、プルアップ/ダウン信号PU/PDの別を指� �する信号のアンドゲート142による論理積に� �って制御される。
 このことにより、入出力バッファ回路145に� ��する入力は、抵抗R1,R2によりプルアップあ� �いはプルダウンされるため、確定レベルの� �号が入力されるようになる。
 したがって、ASIC部13BはRFIC部12から不定レベ ルの信号が入力されることによる誤動作を回 避することができる。

 図4Aおよび図4Bは、図3Aに代わる回路構成例� ��示す図である。
 プルアップ等により何もしていない状態で� ��力状態がハイレベルになるものがあるが、� ��の場合、フローティング状態、もしくはロ� ��レベルに設定する又は、入力へ切り替える� ��とでRFIC部12に与えるダメージを回避するこ� ��ができる。

 例えば、図4Aに示す回路構成に示すように� �ASIC部13Cは、RFIC部12の出力信号のレベルをRFIC 部12の電源OFFに連動し、電源ON/OFF制御信号ENLD Oがローレベルの場合は、出力OUTがローレベ� �になるように設定してもよい。
 図4Aの例では、入出力バッファ回路140Cに、� ��ンドゲートAD1が配置されている。

 また、図4Bに示す回路構成によれば、ASIC部1 3Dは、RFIC部12の電源OFFに連動し、入出力バッ� ��ァ回路145の出力を入力に切替えている。
 通常は出力であるが、電源ON/OFF制御信号ENLD Oがローレベルの時は、この電源ON/OFF制御信� �ENLDOに連動して入力信号に切り替わるように 制御される。
 この場合、入出力バッファ回路145の出力バ� ��ファ146は、TPUブロック135により生成されるW AKE-UP信号SWUPとCPU15により供給される電源ON/OFF 制御信号ENLDOの有効/無効信号ENLDO EN/DISとに� �り制御される。
 すなわち、RFIC部12がアクティブローであっ� ��場合、RFIC部12のダメージを回避するために� ��力と出力とを切り替えることが可能である� ��

 以上説明のように、ASIC部13側でRFIC部12の電� ��供給をOFFしたとき、ASIC部13側では常に電力� ��供給されているため、RFIC部12は回路部品の� ��化、破壊等のダメージを受け、あるいは、A SIC部13側で不定な状態が入力されることが想� ��されるが、本発明の実施形態に係る信号処� ��装置によればこれらを回避することができ� ��。
 すなわち、本実施形態の信号処理装置によ� ��ば、RFIC部12の出力信号に関してはフローテ� ��ング状態に設定することでRFIC部12にダメー� ��を与えることなく、かつ、余分な電流が流� ��ることなく、更に、RFIC部12の入力信号に関� ��てはRFIC部12側の信号レベルの変動に依存し� ��いためASIC部13側の不定信号入力による誤動� ��を回避できる。

 図5は、図2に示したRFIC部12とASIC部13の外� �接続構成図のうち、SPI制御部16周辺の回路構 成を示す図である。

 図5に示されるように、ASIC部13は、SPI制御 部16に関連して、レジスタ群161、セレクタ162� ��マルチプレクサ163、パラレル/シリアル変換 部164、シリアル/パラレル変換部165を有する� �

 レジスタ群161は、制御用データを保持する� ��数(図5では4)のレジスタREG0~REG3を有している 。
 これらのレジスタREG0~REG3は、SPI制御部16か� �供給されるクロック信号CLKに同期して、セ� �クタ162で選択された制御用データの保持動� �を行う。

 セレクタ162は、SPI制御部16によるデータDT、 およびシリアル/パラレル変換部165を通したRF IC部12の制御レジスタ34の値のいずれかをセレ クト信号SLに応じて選択し、対応するレジス� ��REG0~REG3に出力する。
 セレクタ162は、レジスタ群161のレジスタ数� ��対応して入力AとBを対とする複数(ここでは4 組)の入力部を有する。
 セレクタ162の各入力AにはSPI制御部16のデー� ��DTが供給され、各入力Bにはシリアル/パラレ ル変換部165でパラレル信号に変換されたRFIC� �12の制御レジスタ34の値が供給される。

 マルチプレクサ163は、たとえばCPU15の制� �の下、レジスタREG0~REG3の保持データを選択� �、選択したデータをパラレル/シリアル変換� ��164に出出力する。

 パラレル/シリアル変換部164は、マルチプ レクサ163によるレジスタREG0~REG3の保持データ をシリアル信号に変換し、シリアル出力信号 SOとしてRFIC部12の制御レジスタ34に出力する� �

 シリアル/パラレル変換部165は、RFIC部12の 制御レジスタ34から転送されたシリアル入力� ��号SIをパラレル信号に変換し、変換したデ� �タをセレクタ162の複数の入力B側に供給する� ��

 このような構成において、RFIC部12への電力� ��給を停止したために制御レジスタ34に保存� �れていた制御用データが消滅した場合にお� �て、間欠受信における受信時に、RFIC部12へ� �電力供給が開始される。
 RFIC部12への電力供給が開始されると、ASIC部 13において、TPUブロック135により生成されたW AKE-UP信号SWUP、またはCPU15により生成されるWAK E-UPコマンドCWUPによりASIC部13内部のレジスタR EG0~REG3に保存されていた制御用データがマル� ��プレクサ163で選択される。
 そして、選択された制御データはパラレル/ シリアル変換部164でシリアル出力信号SOとし� ��RFIC部12に転送され、転送された制御データ� ��制御レジスタ34に保存される。
 このようにして、一括転送が実行される。
 なお、RFIC部12とASIC部13間の通信には、チッ� ��セレクト信号CSやクロック信号SCLKが用いら� ��る。

 図5は、電源OFF前に、RFIC部12にある制御レジ スタ34が、チップセレクト信号CSおよびクロ� �ク信号SCLKを用いて、シリアルデータ入力信� ��SIをASIC部13へ格納する例を示している。
 そして図5は、RFIC部12より転送されたデータ はシリアル/パラレル変換部165でパラレルデ� �タに変換され、SPI制御部16あるいはCPU15によ� ��制御されるセレクタ162で、転送状態が、RFIC 部12の入力選択に選ばれた場合にレジスタREG0 ~REG3へ格納する場合を例として示している。

 なお、RFIC部12へ電力供給が開始されるとレ� ��スタREG0~REG3に保存されていた制御用データ� ��一括転送が実行される。
 ただし、この転送には1m秒も要しないため� �この転送時間が他の処理に及ぼす影響は無� �。
 例えば、24Mのクロックを使用したCPU15で、1� ��ットあたり41.6n秒転送に要するとした場合� �ASIC部13が内蔵する8ビット構成の4個のレジス タREG0~REG3で、41.6n秒×8×4=1.33μ秒であり、CPU15� ��処理時間が2μ秒とすれば、合計で3.33μ秒要� ��る。

 以下、間欠受信時の携帯電話1の動作例につ いて説明する。
 図6Aおよび図6Bは、携帯電話1と基地局2を含� ��無線通信システム100の概念図である。

 図6Aに示すように、携帯電話1と基地局2とは 、無線通信を行う。
 図6Aに示す無線通信システム100は、例えばiB urst(登録商標)システムであり、図6Bに示すよ� ��な順序で無線通信を行う。

 図6Bは、携帯電話1と基地局2との通信時の シーケンスの一例を示した図である。

 図6Bに示すように、まず基地局2から無線通� ��を行うための周波数(F)およびタイミング(T)� ��報(FT情報)が携帯電話1に対して送信される(S T1)。
 FT情報を取得した携帯電話1は、基地局2との 同期確立を行う(ST3)。
 同期を確立した後、基地局2が送出するPCH(� �ージングチャネル:報知情報)を携帯電話1が� �信して、通信を行う。例えば電波が最も強� �基地局2を選択し、通信を行う(ST3,ST4)。
 報知情報PCHは、基地局2から所定の周期、例 えば、2.56秒ごとや5.12秒ごとなどの周期で送� ��される。
 携帯電話1は、報知情報PCHを待ち受け、報知 情報PCHが送出されたときのみ受信処理を行う 。具体的には、RFIC部12の電源をONする。
 これを、本実施形態では間欠受信と称して� ��る。

 図7A~図7Cは、携帯電話1の間欠受信時の動作� ��について説明するためのシーケンス図であ� ��。
 図7Aは受信位置RXPを、図7Bは電源ON/OFF制御信 号ENLDOを、図7CはASIC部13の動作モードMODをそ� �ぞれ示している。
 なお、ASIC部13の動作モードMODには、通常モ� ��ドMOD1と省電力モードMOD2が含まれる。

 上述したように、CPU15は、待ち受け時にお� �て報知情報信号を受信しない時(間欠受信に� ��ける停止時)には、RFIC部12への電力供給を停 止させ、待ち受け時において報知情報を受信 する時(間欠受信における受信時)には、RFIC部 12への電力供給を行うように制御する。
 すなわち、CPU15は、基地局2から報知情報が� ��出されるタイミングの情報を、あらかじめ� ��地局2と通信を行うことにより入手しておく 。
 すなわち、図7におけるFT8B、具体的には周� �数、タイミング情報を含む通信、携帯電話1� ��基地局2との同期確立のための通信の部位に おいて、基地局2と通信を行い、報知情報PCH� �どのタイミングで送出されるかを示す情報� �取得する。
 報知情報PCHが送出されるタイミングは基地� ��2側であらかじめ決まっている。図7Aに示す� ��信位置RXPのPCHで示す位置が、報知情報PCHが� ��出されるタイミングである。
 CPU15はそのタイミングに合わせてRFIC部12を� �機状態から復帰させるように、タイマ等に� �り復帰時間の管理を行う。
 なお、携帯電話1と基地局2との同期確立の� �めの通信(FT8B)から所定回数の報知情報送信� �含む一連の通信は、所定の周期で繰り返さ� �るように設定されている。図7では、例えば� ��例としてこの周期が10秒である場合を示し� �いる。

 すなわち、図7A~図7Cに示すように、CPU15は 、報知情報PCHの受信予定位置に合わせて、電 源ON/OFF制御信号ENLDOをあらかじめ送信し、RFIC 部12の電源の制御を行う。これにより、携帯� ��話1における間欠受信が実現される。

 加えて、CPU15を含むASIC部13は、いくつかの� �作モードを有してもよい。前述したように� �ASIC部13は、通常モードMOD1、省電力モードMOD2 を有するが、さらに例えば、省電力モードMOD 2として、クロック完全停止モードMOD21、クロ ック32K動作モードMOD22、部分的クロック停止� ��ーMOD23ド等を含むことも可能である。
 すなわち、あらかじめ基地局2から報知情報 を受信するタイミングを取得しているために 、ASIC部13もそのタイミングに合わせて動作す るようにするためのモードである。

 クロック完全停止モードMOD21は、例えば、AS IC部13の動作をタイマによる割り込みがある� �で完全に停止するモードである。
 クロック32KモードMOD22は、ASIC部13がタイマ� �よる割り込みがあるまで、32KHzの低周波数で 動作させるモードである。
 部分的クロック停止モードMOD23は、ASIC部13� �各構成を、高速クロックを供給して動作さ� �るブロックと、クロック停止させるブロッ� �とに分けて動作させるモードである。この� �ードも、タイマによる割り込みがあるまで� �けられるようになっている。
 上述した3つのモードMOD21~MOD23からは、ASIC部 13はCPU15のタイマによる割り込み信号に応じ� �、通常モードへと復帰する。
 通常モードMOD1は、上述したような動作を行 う通常動作用のモードである。

 すなわち、CPU15は、図7A~図7Cに示すように、 あらかじめ取得した基地局2からの報知情報PC Hの送出タイミングに合わせて、ASIC部13の動� �モードを適宜変更し、報知情報の送出タイ� �ングが近づいたことをタイマからの割り込� �信号によって察知すると通常動作モードへ� �復帰する。
 CPU15が変更するASIC部13の通常モード以外の� �ードは、動作を完全に停止、あるいは部分� �に停止、あるいは低周波数で動作というよ� �に省電力での動作を行うことができるモー� �である。
 すなわち、ASIC部13が間欠動作しており、電� ��ON/OFF制御信号ENLDOがASIC部13に連動して送信� �れるため、RFIC部12も基地局2からの報知情報� ��送出タイミングに合わせて間欠動作するこ� ��になる。
 これにより、携帯電話1における待ち受け時 の省電力化が図られている。すなわち、上記 説明した3つのモードは、ASIC部13の省電力モ� �ドということができる。

 なお、CPU15は、ASIC部13とともに、上述した� �電力モードMOD2における動作をしてもよいが� ��CPU15のみは常に通常動作をするようにして� �よい。
 また、CPU15によりASIC部13の省電力モードMOD2� ��ら通常モードへの復帰は、報知情報の送出� ��イミングよりも少し早め(例えば5ms前等)で� �ることが望ましい。
 これは、CPU15によりすべての動作の制御を� �わせるためであり、ASIC部13が報知情報の送� �タイミングよりも少し早めに復帰されるこ� �により、その後のRFIC部12の復帰もスムーズ� �行われるからである。

 以上説明したように、本発明の実施形態に� ��る信号処理装置は、例えば、図3において、 第1の集積回路(ASIC部13)と、第1の集積回路(ASIC 部13)により生成される電源制御信号(ENLDO)に� �って電源のON/OFFが行われる第2の集積回路(RFI C部12)と、第1と第2の集積回路(ASIC部13とRFIC部1 2)の間に設けられる入出力バッファ回路140と� ��を有する。
 そして、信号処理装置は、第1の集積回路(AS IC部13)が、入出力バッファ回路140を電源制御� ��号(ENLDO)と連動して制御するように構成され ている。
 このように、入出力バッファ回路140とその� ��辺ロジックからなる少量のハードウェアを� ��加することにより、例えば、RFIC部12の構成� ��品に、劣化、破壊等のダメージを与えるこ� ��なく、また、システム管理を行うために電� ��がONしているASIC部13もRFIC部12から不定デー� �を取り込むがことが無くなるため誤動作を� �避できる。

 また、CPU15によりソフトウェア的に、ある� �はTPUブロック135によりハードウェア的に生� �される電源制御信号を取得して以降、上記� �た少量のハードウェアで制御を行うため、� �フトウェア(CPU15)に負担をかけることなく、� ��電流対策として省電力化にも貢献すること� ��できる。
 なお、上記した本発明の実施形態に係る信� ��処理装置によれば、電力供給が停止される� ��にRFICを例示したが、RFICに限らず、データ� �内部に保持するメモリ内蔵のICであれば代替 可能である。

 また、本実施形態の携帯電話1は、基地局2� �無線通信を行うが、同期確立後の通信待ち� �け状態における報知情報(PCH:ページングチャ ネル)が基地局から送出されるタイミングを� �らかじめ基地局2から情報として入手してお� ��、このタイミングに合わせて、CPU15がタイ� �機能によりASIC部13の動作モードを変更させ� �。
 具体的には、報知情報待ち受け状態におい� ��は、CPU15は、クロック完全停止モード、ク� �ック32Kモード、部分的クロック停止モード� �ど、ASIC部13の動作を停止あるいは制限する� �とにより省電力化を図るモードにしておく� �そして、CPU15は、タイマによる割り込みに応 じてASIC部13の動作を上述した省電力モードか ら通常の動作を行う通常モードへと復帰させ る。
 復帰したASIC部13により、RFIC部12の電源制御� ��号ENLDOによる電源ON制御を行う。
 したがって、本実施携帯の携帯電話1におい ては、基地局2からの報知情報待ち受け時に� �いて、基地局2からの報知情報送出タイミン� ��に合わせてASIC部13の省電力モードからの復� ��、およびRFIC部12の電源ON制御を行うため、� �ち受け時における強力な省電力化を図るこ� �ができる。

 また、本発明の実施形態に係る携帯通信端� ��装置は、例えば、図1~図5において、制御レ� ��スタ34を内蔵する高周波回路部(RFIC部12)と、 高周波回路部(RFIC部12)とは入出力バッファ回� ��(図3の140)を介して接続されている。
 携帯通信端末装置は、待受け状態において� ��知情報を受信しない受信停止時に高周波部( RFIC部12)への電源供給を停止し、報知情報の� �信時に高周波回路部へ電力供給を行うよう� �制御する、内部にシリアルパラレルインタ� �ェース(図5のレジスタREG0~REG3)を有する制御� �路部(ASIC部13)と、を有する。
 制御回路部(ASIC部13)は、入出力バッファ回� �(図3で符号140で示される)を電力供給の停止� �連動して制御し、高周波回路部(RFIC部12)への 電力供給を停止したときに、高周波回路部(RF IC部12)の制御レジスタ34からレジスタ値を取� �込んでシリアルパラレルインタフェース(図5 のレジスタREG0~REG3)に保持する。
  制御回路部(ASIC部13)は、高周波回路部(RFIC� ��12)への電力供給を再開したときに、シリア� ��パラレルインタフェース(図5のレジスタREG0~ REG3に保持したレジスタ値を高周波回路部(RFIC 部12)の制御レジスタ34に転送するように構成� ��たものである。

 本発明の実施形態に係る携帯通信端末装� ��によれば、例えば、RFIC等、制御用データを 内部に保持する機能を有し、待受け時の間欠 受信停止時に電力供給が停止されるタイプの 集積回路の動作を安定させるとともに、携帯 通信端末装置の信頼性向上に寄与し、一層の 省電力化をはかることができる。

 なお、実装上の制約について説明を補足す� ��と、ICを統合化により集積化する傾向があ� �のに反し、上記した第1の集積回路(ASIC部13)� �第2の集積回路(RFIC部12)とを電気的に一体化� �ることは困難である。
 すなわち、半導体製造プロセスの観点から� ��1個の半導体ウエーハ上に上記した機能回路 を形成した場合、電源の供給を別個に制御す ることが困難になる。つまり、いずれか一方 に電力が供給されると、半導体ウエーハ上を 伝播して他方の集積回路へも電源をONしたこ� ��による影響が及ぶためである。
 なお、1個のパッケージに、第1の集積回路� �第2の集積回路を実装し、みかけ上1個の集積 回路とすることは可能であるが、この集積回 路の内部では第1の集積回路と第2の集積回路� ��を別個に製造し、適切に配置する必要があ� ��。