以下、本発明の実施形態を、図面を参照� ��ながら詳細に説明する。

(実施形態1)
 図1は本発明の第1の実施形態に係る半導体� �積回路21と、当該半導体集積回路21を検査す� ��メモリデバイス22を示す平面図である。

 半導体集積回路21は、I/O回路23と、CPU24と� ��ドライブ能力調整回路25と、設定レジスタ26 と、遅延測定回路27と、セレクタ28,29,30,31,32,3 3と、遅延測定テストモード設定回路34を含む 。

 I/O回路23は、半導体集積回路1と、メモリ� ��バイス22の如き外部の種々の装置との間の� �報のやり取りを確保するインターフェース� �役割を果たす。I/O回路23は、各々独立した入 出力要素としてのI/Oセル37,38,39,40,41と、各I/O� ��ルに対応した入出力外部端子52,53,54,55,56を� �む。各入出力外部端子52,53,54,55,56は、それぞ れ基板上の外部配線D0,D1,D2,D3,・・・,Dnを介し 、メモリデバイス22に接続される。

 各I/Oセルは、出力バッファと入力バッフ� ��を含み、メモリデバイス22のごとき外部の� �置との間でデータのやり取りを行う。I/O回� �23のI/Oセルの個数は任意であり、I/Oセル37が1 番目のセル、I/Oセル38が2番目のセル、I/Oセル 39が3番目のセル、I/Oセル40が4番目のセルであ り、I/Oセル41は最終のセルである。図に示す� ��うに、I/Oセル40とI/Oセル41の間には、複数の I/Oセルが設定されており、同様に、入出力外 部端子55と入出力外部端子56の間には、複数� �入出力外部端子が設定されており、外部配� �D3と外部配線Dnの間には複数の外部配線が設� ��される。

 セレクタ28は、I/O回路23の入出力制御信号 を選択するセレクタである。セレクタ29,30,31, 32,33は、それぞれI/Oセル37,38,39,40,41の出力信� �を選択するセレクタである。また、セレク� �29,30,31,32,33各々には、各I/Oセルの通常モード 時に選択される信号である通常モード選択信 号を入力するための通常モード選択信号入力 線42,43,44,45,46が接続されている。

 CPU24は、半導体集積回路21の全体を制御す るが、特に制御バス通じて設定レジスタ26と� ��遅延測定回路27を制御する。そして、CPU24は 、所定のプログラムに基づき、遅延測定回路 27により測定した総遅延値を読み出す演算装� ��として機能する。設定レジスタ26は、設定� �れた設定値により、I/O回路23の出力バッファ のドライブ能力を制御するドライブ能力制御 回路25のドライブ能力値を決定する。

 各I/Oセル37,38,39,40,41は、それぞれドライ� �能力制御回路25からの出力である制御信号を 出力するための制御信号出力線57,58,59,60,61を� ��じてドライブ能力制御回路25と接続され、� �該制御信号に基づき、実際のドライブ能力� �決定される。

 図2は、I/O回路23の各I/Oセルに含まれる出� ��バッファの構成例を示す回路図である。出� ��バッファは、トランジスタ群101と論理素子� ��102とから構成される。トランジスタ群101は� ��各入出力外部端子52,53,54,55,56に接続される� �力端子OUTへ信号を出力する。また、Pチャン� ��ルトランジスタTPとNチャンネルトランジス� ��TNの組み合わせである、TP1-TN1、TP2-TN2、TP3-TN 3、TP4-TN4各々の組み合わせはインバータを構� ��し、当該インバータが4つ並列に接続されて 、トランジスタ群101が構成される。論理素子 群102は、当該インバータを何組まで同時にス イッチングさせるかを決定するロジックを構 成する。論理素子群102はドライブ論理の入力 端となる入力端子INに接続されている。入力� ��子INは、セレクタ29,30,31,32,33に接続された入 力線62,63,64,65,66に対応し、通常モード選択信� ��の入力に使用されるものである。

 PチャンネルトランジスタTP側のオン・オ� ��制御は、DP1~DP4の各入力端子からの制御信号 、NチャンネルトランジスタTN側のオン・オフ 制御は、DN1~DN4の各入力端子からの制御信号� �より行われる。ここで、ドライブ能力制御� �路25に接続された制御信号出力線57,58,59,60,61� ��、入力端子DP1~DP4、DN1~DN4に接続されており� �ドライブ能力制御回路25からの出力である制 御信号が、PチャンネルトランジスタTP、Nチ� �ンネルトランジスタTNを制御する上記した制 御信号に該当する。

 PチャンネルトランジスタTP1,TP2,TP3,TP4個別 のドライブ能力は、それぞれ1:2:4:8の比に設� �されている。同様に、Nチャンネルトランジ� ��タTN1,TN2,TN3,TN4個別のドライブ能力も、それ� ��れ1:2:4:8の比に設定されている。

 ドライブ能力制御回路25からの制御信号� �より、DP1~DP4、DN1~DN4端子を選択的に“1”に� �定することにより、各インバータのPチャン� ��ルトランジスタTP、Nチャンネルトランジス� ��TNをそれぞれ有効(イネーブル)にすることが できる。一方、所定のインバータのトランジ スタTP、TNを無効(ディセーブル)にしたい場合 は、対応するDP1~DP4、DN1~DN4端子を“0”に設定 する。その結果、選択されたトランジスタ(� �力端子DP、DNが“1”)のドライブ能力の合算� �、出力バッファの全体のドライブ能力とな� �。

 すなわち、DP1~DP4、DN1~DN4端子での制御信� �で、それぞれPチャンネルトランジスタTP、N� ��ャンネルトランジスタTNの組み合わせ(イン� ��ータ)の何組を同時にスイッチングするかを 決定し、その組み合わせで出力バッファのド ライブ能力を設定することが可能となる。入 力端子INから入力されるドライブ論理を設定� ��れたドライブ能力により出力端子OUTをスイ� ��チングする。このようなドライブ能力制御� ��路による出力バッファの制御を経て、段階� ��にドライブ能力を設定することが可能にな� ��。

 図2の出力バッファは単なる一例であり、 出力バッファの回路構成はこれに限定はされ ない。

 遅延測定テストモード設定回路34は、半� �体集積回路21検査するためのテストモードに 半導体集積回路を設定する。遅延測定テスト モード設定回路34により当該のテストモード� ��アクティブになると、セレクタ28は、I/O回� �23に対し、I /O回路を出力モードに固定する� ��御信号を出力する。本発明においては、後� ��するように、テストモード時において、遅� ��測定テストモード設定回路34は、セレクタ� �ごとき論理素子を通じて、複数のI/Oセルを� �ェーン状に接続する。

 遅延測定回路27は、後述するように所定� �遅延時間を測定するための回路である。遅� �測定回路27は、遅延測定回路27の測定終了をC PU24へ通知するための割込み信号を出力する� �込み信号線68を通じてCPU24と接続されている� ��また、遅延測定回路27には、遅延測定回路27 の分解能となる動作クロックを入力する動作 クロック線67が接続されている。後述するよ� ��に、テストモード時において、遅延測定回� ��27は、チェーン状に接続された複数のI/Oセ� �の総遅延値を測定する。

 さらに、遅延測定回路27には、その出力� �スタートポイント、エンドポイントとなる� �タートポイント線35、エンドポイント線36が� ��続されている。テストモード時に、1番目の I/Oセル37に接続されたセレクタ29の入力線62と 遅延測定回路27のスタートポイント線35が接� �される。また、各I/Oセルに接続されたI/Oセ� �内部出力信号47,48,49,50およびエンドポイント 線36は、I/Oセル37,38,39,40,41から半導体集積回� �21の内部へ出力されるI/Oセル内部出力信号を 出力するための線である。

 上述したように、遅延測定テストモード� ��定回路34によりテストモードがアクティブ� �なると、遅延測定回路27は、スタートポイン ト線35を通じて、テストトリガを発する。ス� ��ートポイント線35を通じてセレクタ29に入力 されたテストトリガとしての内部出力信号は 、1番目のI/Oセル37に接続された入力線62を通� ��て、I/Oセル37に伝えられる。以下、次のよ� �に内部出力信号が伝達可能なチェーン接続� �成立する。

 セレクタ30→入力線63→I/Oセル38→セレク� ��31→入力線64→I/Oセル39→セレクタ32→入力� �65→I/Oセル40→セレクタ33→入力線66→I/Oセル 41

 最終のI/Oセル41の内部出力信号(テストト� ��ガ)は、チェーン接続の末尾として、エンド ポイント線36を通じて遅延測定回路27に入力� �れる。遅延測定回路27から発せられたテスト トリガは、外部配線負荷の影響を受けながら チェーン接続上を伝搬し、最後に遅延測定回 路27のエンドポイント線36からの入力へ到達� �る。遅延測定回路27は、動作クロック67の分� ��能の限度で、スタートポイント線35を通じ� �テストトリガが発せられた時刻から、エン� �ポイント線36を通じてテストトリガが帰還し てくるまでの時間をカウントする遅延測定を 行い、その測定結果をカウント値としてCPU26� ��通知する。

 次に、実施形態1における半導体集積回路 の検査用ソフトウェア(プログラム)を用いたC PU24による半導体集積回路21の具体的制御手順 (ドライブ能力制御手順)の例を、図3のフロー チャートに示す。まず、CPU24は、ドライブ能� ��制御回路25のドライブ能力に相当する設定� �ジスタ26の設定値を標準値(初期値)に設定す� ��(ステップS21)。次にCPU24は、上述したように 、遅延測定回路27へ遅延測定命令を発する(ス テップS22)。遅延測定回路27は、上述したチェ ーン接続に基づく遅延測定を終了すると、割 込みにてCPU24へ通知する(ステップS23)。この� �、割込み通知ではなく、CPU24が遅延測定回路 27のフラグをポーリングすることにより、遅� ��測定の終了を受信することも可能である。

 続いてCPU24は、遅延測定回路27から遅延測 定結果(カウント値)を読み出す(ステップS24)� �そして、当該カウント値と予め設定された� �定レジスタ26の標準値とを比較する。例えば 、ステップS21で設定された設定レジスタ26の� ��準値が5であった場合、CPU24は、遅延測定回� ��27からロードされたカウント値が5より大き� ��か否かを判定する(ステップS25)。カウント� �が5より大きい場合(ステップS25;Yes)、CPU24は� �設定レジスタ26の設定値を引き上げ、ドライ ブ能力制御回路25のドライブ能力を1段階引き 上げる(ステップS26)。その後、ステップS22に� ��り、CPU24は再び遅延測定回路27へ遅延測定命 令を発行する。

 一方、カウント値が5より小さい場合(ス� �ップS25;NoかつステップS27;Yes)、CPU24は、設定� ��ジスタ26の設定値を引き下げ、ドライブ能� �制御回路25のドライブ能力を1段階引き下げ� �(ステップS28)。その後、ステップS22に戻り、 CPU24は再び遅延測定回路27へ遅延測定命令を� �行する。カウント値が5より大きくもなく小� ��くもない場合は(ステップS27;No)、カウント� �は設定値と同じ5であるため、CPU24は一連の� �ライブ能力制御を終了する。

 上述したように、本発明の半導体集積回� ��によれば、複数のI/Oセルの如く入出力要素� ��チェーン状に接続されており、遅延測定回� ��27は入出力要素の遅延量の総和を計測する� �で、遅延量の絶対値を大きく取ることが可� �となる。したがって、半導体集積回路内部� �使用するクロック周波数で動作する遅延測� �回路27において、十分な分解能が得られるよ うになり、一定の測定精度が得られるように なる。また、半導体集積回路チップを基板実 装した時点の条件で伝搬遅延が自己診断でき るため、基板配線のインピーダンスを包括す るといった如く、実際の半導体集積回路の使 用環境条件を想定しつつ、ドライブ能力調整 が図れる。そして、本発明のドライブ能力制 御を行うことにより、I/O回路23の各I/Oセルの� ��ライブ能力に個体差があった場合でも、ば� ��つきを抑制する方向へ調整することができ� ��。

(実施形態2)
 図4は本発明の第2の実施形態に係る半導体� �積回路51と、当該半導体集積回路51を検査す� ��メモリデバイス52を示す平面図である。

 半導体集積回路21は、I/O回路53と、ドライ ブ能力制御回路55と、ドライブ能力判定回路9 8と、遅延測定回路57と、セレクタ58,59,60,61,22, 63と、遅延測定テストモード設定回路64を含� �。

 I/O回路53は、半導体集積回路51と、メモリ デバイス52の如き外部の種々の装置との間の� ��報のやり取りを確保するインターフェース� ��役割を果たす。I/O回路53は、各々独立した� �出力要素としてのI/Oセル67,68,69,70,71と、各I/O セルに対応した入出力外部端子82,83,84,85,86を� ��む。各入出力外部端子82,83,84,85,86は、それ� �れ基板上の外部配線D0,D1,D2,D3,・・・,Dnを介� �、メモリデバイス52に接続される。

 各I/Oセルは、出力バッファと入力バッフ� ��を含み、メモリデバイス52のごとき外部の� �置との間でデータのやり取りを行う。I/O回� �53のI/Oセルの個数は任意であり、I/Oセル67が1 番目のセル、I/Oセル68が2番目のセル、I/Oセル 69が3番目のセル、I/Oセル70が4番目のセルであ り、I/Oセル71は最終のセルである。図に示す� ��うに、I/Oセル70とI/Oセル71の間には、複数の I/Oセルが設定されており、同様に、入出力外 部端子85と入出力外部端子86の間には、複数� �入出力外部端子が設定されており、外部配� �D3と外部配線Dnの間には複数の外部配線が設� ��される。

 セレクタ58は、I/O回路53の入出力制御信号 を選択するセレクタである。セレクタ59,60,61, 62,63は、それぞれI/Oセル67,68,69,70,71の出力信� �を選択するセレクタである。また、セレク� �59,60,61,62,63各々には、各I/Oセルの通常モード 時に選択される信号である通常モード選択信 号を入力するための通常モード選択信号入力 線72,73,74,75,76が接続されている。

 ドライブ能力判定回路98は、第1の実施形� ��におけるCPU24に代わって、遅延測定回路57か らの遅延測定結果に基づき、各I/Oセルのドラ イブ能力を判定するものである。ドライブ能 力判定回路98は、遅延測定回路57により測定� �た総遅延値を読み出すハードウェア回路と� �て機能する。また、ドライブ能力判定回路98 には、外部のレジスタ情報や、端子設定情報 等から固定値化された基準パラメータが入力 される。ドライブ能力判定回路98は、判断に� ��づき、I/O回路53の出力バッファのドライブ� �力を制御するドライブ能力制御回路55のドラ イブ能力値を決定し、ドライブ能力制御回路 55に出力する。

 各I/Oセル67,68,69,70,71は、それぞれドライ� �能力制御回路55からの出力である制御信号を 出力するための制御信号出力線87,88,89,90,91を� ��じてドライブ能力制御回路55と接続され、� �該制御信号に基づき、実際のドライブ能力� �決定される。

 遅延測定テストモード設定回路64は、半� �体集積回路51を検査するためのテストモード に半導体集積回路を設定する。遅延測定テス トモード設定回路64により当該のテストモー� ��がアクティブになると、セレクタ58は、I/O� �路53に対し、I /O回路を出力モードに固定す� ��制御信号を出力する。本発明においては、� ��述するように、テストモード時において、� ��延測定テストモード設定回路64は、セレク� �のごとき論理素子を通じて、複数のI/Oセル� �チェーン状に接続する。

 遅延測定回路57は、後述するように所定� �遅延時間を測定するための回路である。遅� �測定回路57は、遅延測定回路57の測定終了を� ��ライブ能力判定回路98へ通知するための通� �信号を出力する信号線を通じてドライブ判� �回路98と接続されている。また、遅延測定回 路57には、遅延測定回路57の分解能となる動� �クロックを入力する動作クロック線97が接続 されている。後述するように、テストモード 時において、遅延測定回路57は、チェーン状� ��接続された複数のI/Oセルの総遅延値を測定� ��る。

 さらに、遅延測定回路57には、その出力� �スタートポイント、エンドポイントとなる� �タートポイント線65、エンドポイント線66が� ��続されている。テストモード時に、1番目の I/Oセル67に接続されたセレクタ59の入力線92と 遅延測定回路57のスタートポイント線65が接� �される。また、各I/Oセルに接続されたI/Oセ� �内部出力信号77,78,79,80およびエンドポイント 線66は、I/Oセル67,68,69,70,71から半導体集積回� �51の内部へ出力されるI/Oセル内部出力信号を 出力するための線である。

 上述したように、遅延測定テストモード� ��定回路64によりテストモードがアクティブ� �なると、遅延測定回路57は、スタートポイン ト線65を通じて、テストトリガを発する。ス� ��ートポイント線65を通じてセレクタ59に入力 されたテストトリガとしての内部出力信号は 、1番目のI/Oセル67に接続された入力線92を通� ��て、I/Oセル67に伝えられる。以下、次のよ� �に内部出力信号が伝達可能なチェーン接続� �成立する。

 セレクタ60→入力線93→I/Oセル68→セレク� ��61→入力線94→I/Oセル69→セレクタ62→入力� �95→I/Oセル70→セレクタ63→入力線96→I/Oセル 71

 最終のI/Oセル71の内部出力信号(テストト� ��ガ)は、チェーン接続の末尾として、エンド ポイント線66を通じて遅延測定回路57に入力� �れる。遅延測定回路57から発せられたテスト トリガは、外部配線負荷の影響を受けながら チェーン接続上を伝搬し、最後に遅延測定回 路57のエンドポイント線66からの入力へ到達� �る。遅延測定回路57は、動作クロック97の分� ��能の限度で、スタートポイント線65を通じ� �テストトリガが発せられた時刻から、エン� �ポイント線96を通じてテストトリガが帰還し てくるまでの時間をカウントする遅延測定を 行い、その測定結果をカウント値としてドラ イブ能力判定回路98へ通知する。尚、遅延測� ��回路57は、ドライブ能力判定回路98からの起 動トリガによって、テストトリガをスタート ポイント線65を通じてセレクタ59へ発する。

 本実施形態において、ドライブ能力判定� ��路98は、予め与えられた基準パラメータ(基� ��値)と、遅延測定回路57による測定結果(カウ ント値)とを比較する。そして、測定結果が� �準値より大きい場合、ドライブ能力判定回� �98は、ドライブ能力制御回路55のドライブ能� ��設定を1段階高く引き上げる。一方、測定結 果が基準値より小さい場合は、ドライブ能力 判定回路98は、ドライブ能力制御回路55のド� �イブ能力設定を1段階引き下げる。

 そして、ドライブ能力判定回路98は、所� �時間経過後、起動トリガにより遅延測定回� �57を再起動し、遅延の測定終了を待ち、再度 比較する。このような比較動作を繰り返し、 最終的に基準値と測定結果の差が最小になっ た場合、調整動作を終了する。

 第2の実施形態によれば、一連の調整制御 を、第1実施形態のようなCPUのソフトウェア� �依存することなく、ハードウェア回路によ� �制御のみで一貫して行うことが可能となる� �

 上述したように、本発明の半導体集積回� ��によれば、テストモード時において、複数� ��I/Oセルがチェーン状に接続される。したが� ��て、I/Oセル一つ分の遅延量ではなく、全I/O� ��ルの遅延量の総和が計測され、遅延量の絶� ��値を大きく取ることが可能となる。したが� ��て、半導体集積回路内部で使用するクロッ� ��周波数で動作する遅延測定回路において、� ��分な分解能が得られるようになり、一定の� ��定精度が得られるようになる。また、半導� ��集積回路チップを基板実装した時点の条件� ��伝搬遅延が自己診断できるため、基盤配線� ��インピーダンスを包括したドライブ能力調� ��が図れる。

 以上、本発明の各種実施形態を説明した� ��、本発明は前記実施形態において示された� ��項に限定されず、明細書の記載、並びに周� ��の技術に基づいて、当業者がその変更・応� ��することも本発明の予定するところであり� ��保護を求める範囲に含まれる。

 本出願は、2008年6月25日出願の日本特許出 願、特願2008-165963に基づくものであり、その� ��容はここに参照として取り込まれる。