Title:
共有遅延回路を有する方法および記憶装置
Document Type and Number:
Japanese Patent JP7087133
Kind Code:
B1
Abstract:
【課題】メモリデバイスの性能を改善することができる共有遅延回路を有する方法及びメモリデバイスを提供する。【解決手段】メモリデバイスは、複数のメモリバンクとセンシング遅延回路２１０を含む。各メモリバンクは、行アクティブコマンドによりアクティブ化され、センシングイネーブル信号ＳＥ＿Ｂ０～ＳＥ＿Ｂｍに基づいてセンシング動作を実行する。センシング遅延回路は、共有遅延回路２１２及び遅延経路制御回路２１４を含み、センシングイネーブル信号の開始を行アクティブコマンドのアサートからセンシング遅延期間だけ遅らせる。共有遅延回路は、メモリバンクに共有され、行アクティブコマンドのアサートに基づいて複数の遅延信号を生成する。遅延経路制御回路は、行アクティブコマンド及び複数の遅延信号に基づいて、共有遅延回路とメモリバンクとの間の電気経路を制御して、センシングイネーブル信号をメモリバンクに出力する。【選択図】図２
Inventors:
Aihiro Shin
Application Number:
JP2021017971A
Publication Date:
June 20, 2022
Filing Date:
February 08, 2021
Export Citation:
Assignee:
Winbond Electronics Corp.
International Classes:
G11C7/22; G11C7/08; G11C11/4076; G11C11/4091
Domestic Patent References:
| JPH11203867A | 1999-07-30 | |||
| JP2007141383A | 2007-06-07 |
Attorney, Agent or Firm:
Kenji Sugimura
Mitsutsugu Sugimura
Masaaki Ishikawa
Mitsutsugu Sugimura
Masaaki Ishikawa