Title:
演算論理回路レジスタの順序付け
Document Type and Number:
Japanese Patent JP2023502574
Kind Code:
A
Abstract:
グラフィックス処理ユニット（ＧＰＵ）［１００］は、オペランドレジスタのセット［１０６］へのオペランドの提供を順序付けし、ＧＰＵがオペランドレジスタの少なくとも１つを処理間で共有することを可能にする。ＧＰＵは、複数の演算論理回路（ＡＬＵ）［１０８］を含み、少なくとも１つのＡＬＵ［１１６］は倍精度演算を実行するように構成されている。ＧＰＵは、単精度オペランドを記憶するように構成されたオペランドレジスタのセットを含む。倍精度演算を要求する複数の実行スレッドの場合、ＧＰＵは、対応するオペランドをオペランドレジスタに記憶する。ＧＰＵは、オペランドレジスタのセットから指定された倍精度オペランドレジスタへのオペランドの転送を、複数の実行サイクルにわたって順序付けする。各実行サイクル中、倍精度ＡＬＵは、倍精度オペランドレジスタに記憶されたオペランドを使用して倍精度演算を実行する。【選択図】図１
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Inventors:
Bin Ho
Jar Shen Chen
jean fan
Jar Shen Chen
jean fan
Application Number:
JP2022524020A
Publication Date:
January 25, 2023
Filing Date:
November 24, 2020
Export Citation:
Assignee:
ADVANCED MICRO DEVICES INCORPORATED
International Classes:
G06F9/34; G06F9/38
Attorney, Agent or Firm:
Yuji Hayakawa
Ryota Sano
Keisuke Murasame
Ryota Sano
Keisuke Murasame