Title:
３次元メモリデバイス内の階段構造およびそれを形成するための方法
Document Type and Number:
Japanese Patent JP2022539644
Kind Code:
A
Abstract:
階段構造およびそれを形成するための方法を有する３Ｄメモリデバイスの実施形態が開示される。一例では、３Ｄメモリデバイスは、メモリアレイ構造および階段構造を含む。階段構造は、メモリアレイ構造の中間に位置し、メモリアレイ構造を横方向に沿って第１のメモリアレイ構造と第２のメモリアレイ構造とに分割する。階段構造は、横方向に沿って延びる複数の段と、メモリアレイ構造と接触しているブリッジ構造とを含む。段は、１つまたは複数の誘電体ペアの上に１つの段を含む。段は、ブリッジ構造に電気的に接続された導体部を含み、ブリッジ構造を介してメモリアレイ構造に電気的に接続される。横方向に直角の第２の横方向に沿ってブリッジ構造から離れるにつれて、導体部の幅は減少する。
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Inventors:
Di One
Wenshi Jou
Gillian Shea
John Jean
Wenshi Jou
Gillian Shea
John Jean
Application Number:
JP2021559291A
Publication Date:
September 13, 2022
Filing Date:
June 05, 2020
Export Citation:
Assignee:
Yangtze Memory Technologies Co.,Ltd.
International Classes:
H01L27/11575; H01L21/336; H01L27/11519; H01L27/11548; H01L27/11556; H01L27/11565; H01L27/11582
Domestic Patent References:
| JP5960369B1 | 2016-08-02 | |||
| JP2015056452A | 2015-03-23 | |||
| JP2019057642A | 2019-04-11 | |||
| JP2020027873A | 2020-02-20 |
Foreign References:
| US20150255385A1 | 2015-09-10 | |||
| US20170256551A1 | 2017-09-07 | |||
| CN111033729A | 2020-04-17 |
Attorney, Agent or Firm:
Murayama Yasuhiko
Shinya Mihiro
Tatsuhiko Abe
Shinya Mihiro
Tatsuhiko Abe
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