以下、本発明の実施の形態について図面� ��参照しながら説明する。

(実施の形態1)
 図1は、本発明の実施の形態1に係るアナロ� �スイッチの構成を示す図である。

 図1に示すアナログスイッチ100は、NMOSト� �ンジスタ101と、入力端子VIN104と、出力端子VO UT105と、入力インピーダンスが非常に高く、� ��力端子VIN104から入力される電流の流れを抑� ��する抑制回路と、該抑制回路の出力とNMOSト ランジスタ101の基板電位を接続するための第 1のスイッチ102と、NMOSトランジスタ101の基板� ��位とグランドVSSを接続するための第2のスイ ッチ103とを備える。

 NMOSトランジスタ101は入力端子VIN104に入力 されたアナログ信号をオン,オフするための� �のであり、ソース(もしくはドレイン)が入力 端子VIN104に、ドレイン(もしくはソース)が出� ��端子VOUT105に接続され、ゲートがアナログス イッチ100をオン,オフするためのスイッチ信� �の入力端子となる。またスイッチ102は、前� �抑制回路の出力とNMOSトランジスタ101の基板� ��位との間に接続され、スイッチ103は、NMOSト ランジスタ101の基板電位とグランド(VSS)との� ��に接続される。NMOSトランジスタ101の基板電 位とグランド(VSS)との間には寄生容量Cp1が生� ��ている。また、スイッチ102とスイッチ103と� ��互いに逆相で動作する。前記抑制回路とし� ��、図1に示すアナログスイッチ100は、ボルテ ージフォロア回路106を備える。ボルテージフ ォロア回路106は、例えば、オペアンプで構成 する。

 本実施の形態1においては、アナログスイ ッチ100をサンプルホールド回路の入力スイッ チとして用い、前記サンプルホールド回路を A/D変換器に接続した場合について説明する。

 図1において、アナログスイッチ100はサン プルホールド回路110aに含まれ、サンプルホ� �ルド回路110aの出力はA/D変換器112に接続され� ��。

 サンプルホールド回路110aは、アナログス イッチ100と、サンプリング容量Cs1と、スイッ チ107と、スイッチ108と、バッファアンプ109と を備える。

 図1において、サンプリング容量Cs1は一端 がアナログスイッチ100の出力端子VOUT105に接� �され、他端がバッファアンプ109の一方の入� �に接続される。バッファアンプ109の他方の� �力はグランド(VSS)に接続され、スイッチ107は サンプリング容量Cs1の一端とバッファアンプ 109の出力との間に接続される。スイッチ108は サンプリング容量Cs1の他端とグランド(VSS)と� ��間に接続される。

 また、A/D変換器112も従来例と同様に構成� ��れており、A/Dコンバータ111を有する。

 以上のように構成されるアナログスイッ� ��100を有するサンプルホールド回路110aの動作 について、図2を用いて説明する。

 図2は、NMOSトランジスタ101、スイッチ102� �スイッチ103、スイッチ107、及びスイッチ108� �のオン/オフのタイミングを示す図である。

 図2に示されるように、スイッチ102及びス イッチ108は、NMOSトランジスタ101と同相で動� �し、スイッチ103及びスイッチ107は、NMOSトラ� ��ジスタ101と逆相で動作する。

 まず、タイミングT1において、図示しな� �スイッチ信号源により“H”レベルのスイッ� ��信号がNMOSトランジスタ101のゲートに入力さ れ、これにより、アナログスイッチ100がオン される。このとき、NMOSトランジスタ101とス� �ッチ102とはオン、スイッチ103はオフであり� �入力端子VIN104から入力される信号が出力端� �VOUT105から出力される。またタイミングT1に� �いて、スイッチ107はオフ、スイッチ108はオ� �であり、サンプリング容量Cs1及びバッファ� �ンプ109によって、アナログスイッチ100から� �入力信号がサンプリングされて、サンプリ� �グされた信号が保持される。

 このタイミングT1で、入力端子VIN104から� �流が、NMOSトランジスタ101の基板電位とグラ� ��ドVSSとの間にある寄生容量Cp1に向かって流� ��込もうとする。しかし、入力端子VIN104とス� ��ッチ102との間に、入力インピーダンスが非� ��に高い(≒無限大)ボルテージフォロア回路10 6が接続されているため、NMOSトランジスタ101� ��基板電位に接続される寄生容量Cp1に入力電� ��が流れ込むことはない。

 次に、タイミングT2において、図示しな� �スイッチ信号源により“L”レベルのスイッ� ��信号がNMOSトランジスタ101のゲートに入力さ れる。これにより、アナログスイッチ100はオ フされる。このとき、NMOSトランジスタ101と� �イッチ102とはオフ、スイッチ103はオンであ� �、スイッチ107がオン、スイッチ108がオフに� �る。またタイミングT2において、タイミング T1でサンプルホールド回路110aに保持された信 号が、A/D変換器112のA/Dコンバータ111に出力さ れて、A/D変換が行われる。

 このタイミングT2で、NMOSトランジスタ101� ��は、ボルテージフォロア回路106によって、� ��力端子VIN104から入力される入力信号と同位� ��で、基板電位が印加されるため、基板電位� ��印加により入力端子VIN104からの入力電流が� ��ランドVSSに向かって放電されることはない� ��

 すなわち、アナログスイッチ100がオフ状� ��になった場合でも、NMOSトランジスタ101の基 板電位に接続される寄生容量Cp1にはほとんど 電荷が保存されていないため、入力端子VIN104 からの入力電流がグランドVSSに向かって放電 されることはない。

 よって、アナログスイッチ100のオン動作� ��オフ動作が繰り返されても、入力端子VIN104� ��らの入力電流の寄生容量Cp1への充電と、寄� ��容量Cp1からグランドVSSへの放電を抑えるこ� ��ができる。

 以上のように、本実施の形態1に係るアナ ログスイッチ100によれば、入力端子VIN104とス イッチ102との間に、入力インピーダンスが非 常に高いボルテージフォロア回路106を備える ことで、入力端子VIN104からの入力電流が基板 に流れるのを抑えることができる。その結果 、アナログスイッチ100に接続される回路、又 は、アナログスイッチ100と同一基板上にある 回路(ここでは、サンプルホールド回路)を設� ��する際に、入力電流の影響を考慮する必要� ��なくなり、回路設計を容易に行うことがで� ��る。

 また、本実施の形態1に係るアナログスイ ッチ100によれば、オン状態のときに、入力端 子VIN104からの入力電流の流れを抑え、オフ状 態のときに、グランドVSSに電流が放電されな いようにしたことにより、アナログスイッチ 100と同一基板上に配置され、アナログスイッ チ100とグランド電位が共通である回路の特性 の劣化を防ぐことができる。

 また、本実施の形態1に係るサンプルホー ルド回路110aによれば、アナログスイッチ100� �入力スイッチとして用いることで、アナロ� �スイッチ100の入力電流が原因で生じる回路� �性の劣化を防ぐことができる。その結果、� �ナログスイッチ100からの信号をサンプルホ� �ルド回路110aでサンプリングして、該サンプ� ��ング信号を、A/D変換器112を用いた、例えば� ��映像信号処理に用いる場合に、映像ノイズ� ��発生を防ぐことができる。

 また、入力端子VIN104からの入力電流の流� ��を抑える抑制回路として、ボルデージフォ� ��ア回路106を使用することで、入力信号と、N MOSトランジスタ101の基板電位とを同電位にで きるので、アナログスイッチ100の歪みの低減 効果も大きい。

(実施の形態2)
 次に、本発明の実施の形態2に係るアナログ スイッチについて図3を用いて説明する。

 図3は、本発明の実施の形態2に係るアナ� �グスイッチ200の構成を示す図である。図3に� ��いて、アナログスイッチ200はサンプルホー� ��ド回路110bに含まれ、サンプルホールド回路 110bの出力はA/D変換器112に接続される。

 本実施の形態2に係るアナログスイッチ200 は、入力端子VIN104からの入力電流の流れを抑 える抑制回路として、入力端子VIN104とスイッ チ102との間に、ソースフォロア回路206を備え る。その他の構成については、アナログスイ ッチ100と同様であることから、詳細な説明を 省略する。また、サンプルホールド回路110b� �、アナログスイッチ200以外の構成について� �、サンプルホールド回路110aと同様であるこ� ��から、詳細な説明を省略する。

 図3において、ソースフォロア回路206は、 電源とグランドとの間に互いに直列に接続さ れた、NMOSトランジスタ207と電流源回路208と� �ら構成される。NMOSトランジスタ207はソース( もしくはドレイン)が電源に接続され、ゲー� �が入力端子VIN104に接続される。電流源回路20 8はNMOSトランジスタ207のドレイン(もしくはソ ース)とグランドとの間に接続され、これらNM OSトランジスタ207と電流源回路208との接続点� ��スイッチ102の一端が接続される。ソースフ� ��ロア回路206の入力インピーダンスは、NMOSト ランジスタ207のゲート端子に接続されている ため、非常に高い(≒無限大)。

 以上のように構成されるアナログスイッ� ��200を有するサンプルホールド回路110bの動作 について説明する。

 まず、タイミングT1において、図示しな� �スイッチ信号源により“H”レベルのスイッ� ��信号がNMOSトランジスタ101のゲートに入力さ れ、これにより、アナログスイッチ200がオン される。このとき、NMOSトランジスタ101とス� �ッチ102とはオン、スイッチ103はオフであり� �入力端子VIN104から入力される信号が出力端� �VOUT105から出力される。またタイミングT1に� �いて、スイッチ107はオフ、スイッチ108はオ� �であり、サンプリング容量Cs1及びバッファ� �ンプ109によって、アナログスイッチ200から� �入力信号がサンプリングされて、サンプリ� �グされた信号が保持される。

 このタイミングT1で、入力端子VIN104から� �流が、NMOSトランジスタ101の基板電位とグラ� ��ドVSSとの間にある寄生容量Cp1に向かって流� ��込もうとする。しかし、入力端子VIN104とス� ��ッチ102との間に、入力インピーダンスが非� ��に高い(≒無限大)ソースフォロア回路206が� �続されているため、NMOSトランジスタ101の基� ��電位に接続される寄生容量Cp1に入力電流が� ��れ込むことはない。

 次に、タイミングT2において、図示しな� �スイッチ信号源により“L”レベルのスイッ� ��信号がNMOSトランジスタ101のゲートに入力さ れる。これにより、アナログスイッチ200がオ フされる。このとき、NMOSトランジスタ101と� �イッチ102とはオフ、スイッチ103がオンであ� �、スイッチ107がオン、スイッチ108がオフに� �る。またタイミングT2において、タイミング T1でサンプルホールド回路110bに保持された信 号が、A/D変換器112のA/Dコンバータ111に出力さ れて、A/D変換が行われる。

 このタイミングT2で、NMOSトランジスタ101� ��は、ソースフォロア回路206によって、入力� ��子VIN104から入力される信号と同位相で、基� ��電位が印加されるため、基板電位の印加に� ��り入力端子VIN104からの入力電流がグランドV SSに向かって放電されることはない。

 すなわち、アナログスイッチ200がオフ状� ��になった場合でも、NMOSトランジスタ101の基 板電位に接続される寄生容量Cp1にはほとんど 電荷が保存されていないため、入力端子VIN104 からの入力電流がグランドVSSに向かって放電 されることはない。

 よって、アナログスイッチ200のオン動作� ��オフ動作が繰り返されても、入力端子VIN104� ��らの入力電流の寄生容量Cp1への充電と、寄� ��容量Cp1からグランドVSSへの電流の放電を抑� ��ることができる。

 以上のように、本実施の形態2に係るアナ ログスイッチ200によれば、入力端子VIN104とス イッチ102との間に、入力インピーダンスが非 常に高いソースフォロア回路206を備えること で、入力端子VIN104からの入力電流が基板に流 れるのを抑えることができる。その結果、ア ナログスイッチ200に接続される回路、又は、 アナログスイッチ200と同一基板上の回路を設 計する際に、入力電流の影響を考慮する必要 がなくなり、回路設計を容易に行うことがで きる。

 また、本実施の形態2に係るアナログスイ ッチ200によれば、オン状態のときに、入力端 子VIN104からの入力電流の流れを抑え、オフ状 態のときに、グランドVSSに電流が放電されな いようにしたことにより、アナログスイッチ 200と同一基板上に配置され、グランド電位が 共通である回路の特性の劣化を抑えることが できる。

 さらに、入力端子VIN104からの入力電流の� ��れを抑える抑制回路として、ソースフォロ� ��回路206を使用することにより、アナログス� ��ッチの回路規模を小さくすることができ、� ��ストを削減することができる。

 なお、本実施の形態2では、ソースフォロ ア回路206として、NMOSトランジスタと電流源� �路とで構成されたものについて説明したが� �本発明のアナログスイッチのソースフォロ� �回路はこれに限るものではなく、例えば、PM OSトランジスタで構成されるものでも良い。

(実施の形態3)
 次に、本実施の形態3に係るアナログスイッ チについて図4を用いて説明する。

 図4は、本発明の実施の形態3に係るアナ� �グスイッチ300の構成を示す図である。図4に� ��いて、アナログスイッチ300はサンプルホー� ��ド回路110cに含まれ、サンプルホールド回路 110cの出力はA/D変換器112に接続される。

 本実施の形態3に係るアナログスイッチ300 は、入力端子VIN104からの入力電流の流れを抑 える抑制回路として、入力端子VIN104とスイッ チ102との間に、ソースフォロア回路306を備え る。その他の構成については、アナログスイ ッチ200と同様であることから、詳細な説明を 省略する。また、サンプルホールド回路110c� �、アナログスイッチ300以外の構成について� �、サンプルホールド回路110aと同様であるこ� ��から、詳細な説明を省略する。

 図4において、ソースフォロア回路306は、 電源とグランドとの間に互いに直列に接続さ れた、NMOSトランジスタ307及び電流源回路308� �、電源とグランドとの間に互いに直列に接� �された、PMOSトランジスタ309及びPMOSトランジ スタ310とを備える。なお、PMOSトランジスタ30 9及びPMOSトランジスタ310は、NMOSトランジスタ 307及び電流源回路308からなるソースフォロア 回路本体311の出力をレベルシフトするための レベルシフト回路312を構成する。

 NMOSトランジスタ307はドレイン(もしくは� �ース)が電源に接続され、ゲートが入力端子V IN104に接続され、ソース(もしくはドレイン)� �電流源回路308を介してグランドに接続され� �。PMOSトランジスタ309はソース(もしくはドレ イン)が電源に接続され、ゲートが図示しな� �所定の電位に接続されて電流源回路となる� �PMOSトランジスタ310はソース(もしくはドレイ ン)がPMOSトランジスタ309のドレイン(もしくは ソース)に接続され、ゲートがNMOSトランジス� ��307と電流源回路308との接続点に接続され、� ��レイン(もしくはソース)がグランドに接続� �れる。これらPMOSトランジスタ309とPMOSトラン ジスタ310との接続点にスイッチ102の一端が接 続される。ソースフォロア回路306の入力イン ピーダンスは、NMOSトランジスタ307のゲート� �子に接続されているため非常に高い(≒無限� ��)。

 以上のように構成されるアナログスイッ� ��300を有するサンプルホールド回路110cの動作 について説明する。

 まず、タイミングT1において、図示しな� �スイッチ信号源により“H”レベルのスイッ� ��信号がNMOSトランジスタ101のゲートに入力さ れ、これにより、アナログスイッチ300がオン される。このとき、NMOSトランジスタ101とス� �ッチ102とはオン、スイッチ103はオフであり� �入力端子VIN104から入力される入力信号が出� �端子VOUT105から出力される。またタイミングT 1において、スイッチ108がオンであり、サン� �リング容量Cs1及びバッファアンプ109によっ� �、アナログスイッチ100からの入力信号がサ� �プリングされて、サンプリングされた信号� �保持される。

 このタイミングT1で、入力端子VIN104から� �流が、NMOSトランジスタ101の基板電位とグラ� ��ドVSSとの間にある寄生容量Cp1に向かって流� ��込もうとする。しかし、入力端子VIN104とス� ��ッチ102との間に、入力インピーダンスが非� ��に高い(≒無限大)ソースフォロア回路306が� �続されているため、NMOSトランジスタ101の基� ��電位に接続される寄生容量Cp1に入力電流が� ��れ込むことはない。

 次に、タイミングT2において、図示しな� �スイッチ信号源により“L”レベルのスイッ� ��信号がNMOSトランジスタ101のゲートに入力さ れる。これにより、アナログスイッチ300はオ フされる。このとき、NMOSトランジスタ101と� �イッチ102とはオフ、スイッチ103はオンであ� �、スイッチ107がオン、スイッチ108がオフに� �る。また、タイミングT2において、タイミン グT1でサンプルホールド回路110cに保持された 信号が、A/D変換器112のA/Dコンバータ111に出力 されて、A/D変換が行われる。

 このタイミングT2で、NMOSトランジスタ101� ��は、ソースフォロア回路306によって入力端� ��VIN104から入力される信号と同位相で、基板� ��位が印加されるため、基板電位の印加によ� ��入力端子VIN104からの入力電流がグランドVSS� ��向かって放電されることはない。

 すなわち、アナログスイッチ300がオフ状� ��になった場合でも、NMOSトランジスタ101の基 板電位に接続される寄生容量Cp1にはほとんど 電荷が保存されていないため、入力端子VIN104 からの入力電流がグランドVSSに向かって放電 されることはない。

 よって、アナログスイッチ300のオン動作� ��オフ動作が繰り返されても、入力端子VIN104� ��らの入力電流の寄生容量Cp1への充電と、寄� ��容量Cp1からグランドVSSへの電流の放電を抑� ��ることができる。

 また、実施の形態2に係るアナログスイッ チ200では、抑制回路としてソースフォロア回 路206を用いるため、アナログスイッチ200がオ ン状態のときに入力端子VIN104にかかる電圧と NMOSトランジスタ101の基板電圧との差が回路� �成上の理由により大きくなるという問題が� �じるが、本実施の形態3に係るアナログスイ� ��チ300では、ソースフォロア回路306が、PMOSト ランジスタ309及びPMOSトランジスタ310により� �成され、スイッチ102に接続するレベルシフ� �回路を有することで、上記問題を改善する� �とができる。

 以上のように、本実施の形態3に係るアナ ログスイッチ300によれば、入力端子VIN104とス イッチ102との間に、入力インピーダンスが非 常に高いソースフォロア回路306を備えること で、入力端子VIN104からの入力電流が基板に流 れるのを抑えることができる。その結果、ア ナログスイッチ300に接続される回路、又は、 アナログスイッチ300と同一基板上の回路を設 計する際に、入力電流の影響を考慮する必要 がなくなり、回路設計を容易に行うことがで きる。

 また、本実施の形態3に係るアナログスイ ッチ300によれば、オン状態のときに、入力端 子VIN104からの入力電流の流れを抑え、オフ状 態のときに、グランドVSSに電流が放電されな いようにしたことにより、アナログスイッチ 300と同一基板上に配置され、グランド電位が 共通である回路の特性の劣化を抑えることが できる。

 さらに、本実施の形態3に係るアナログス イッチ300によれば、ソースフォロア回路306が 、PMOSトランジスタ309及びPMOSトランジスタ310� ��より構成されるレベルシフト回路312を有す� ��ことで、アナログスイッチ300がオン状態の� ��きに入力端子VIN104にかかる電圧とNMOSトラン ジスタ101の基板電圧との差を小さくして、基 板バイアス効果の影響を抑えることができる 。

(実施の形態4)
 次に、本発明の実施の形態4について図5を� �いて説明する。

 図5は、本発明の実施の形態4に係るアナロ� �スイッチ400の構成を示す図である。
 図5において、アナログスイッチ400はサンプ ルホールド回路110dに含まれ、サンプルホー� �ド回路110dの出力はA/D変換器112に接続される� ��

 本実施の形態4に係るアナログスイッチ400 は、入力端子VIN104からの入力電流の流れを抑 える抑制回路として、入力端子VIN104とスイッ チ102との間に、電圧ミラー回路406を備える。 その他の構成については、アナログスイッチ 100と同様であることから、詳細な説明を省略 する。また、サンプルホールド回路110dは、� �ナログスイッチ400以外の構成については、� �ンプルホールド回路110aと同様であることか� ��、詳細な説明を省略する。

 図5において、電圧ミラー回路406は、4つ� �MOSトランジスタ、すなわち、電源とグラン� �との間に互いに直列に接続された、PMOSトラ� ��ジスタ407及びNMOSトランジスタ408と、電源と グランドとの間に互いに直列に接続された、 PMOSトランジスタ409及びNMOSトランジスタ410と� ��ら構成される。

 PMOSトランジスタ407はソース(もしくはド� �イン)が電源に接続され、ゲートがドレイン( もしくはソース)に接続されている。NMOSトラ� ��ジスタ408はドレイン(もしくはソース)がPMOS� ��ランジスタ407のドレイン(もしくはソース)� �接続され、ゲートが入力端子VIN104に接続さ� �、ソース(もしくはドレイン)がグランドに接 続されている。PMOSトランジスタ409はソース(� ��しくはドレイン)が電源に接続され、ゲート がPMOSトランジスタ407のゲートに接続されて� �る。NMOSトランジスタ410はドレイン(もしくは ソース)がゲートおよびスイッチ102の一端に� �続され、ソース(もしくはドレイン)がグラン ドに接続される。

 電圧ミラー回路406の入力インピーダンス� ��、NMOSトランジスタ408のゲート端子に接続さ れているため非常に高いので(≒無限大)、ア� ��ログスイッチ400がオン状態になったときに� ��いても、NMOSトランジスタ101の基板電位に接 続される寄生容量Cp1に入力端子VIN104からの入 力電流が流れ込むことはない。また、電圧ミ ラー回路406を、図5に示すように、PMOSトラン� ��スタとNMOSトランジスタとから構成すること で、入力端子VIN104にかかる電圧とNMOSトラン� �スタ101の基板電圧の差はほとんど発生しな� �。

 以上のように構成されるアナログスイッ� ��400を有するサンプルホールド回路110dの動作 について説明する。

 まず、タイミングT1において、図示しな� �スイッチ信号源により“H”レベルのスイッ� ��信号がNMOSトランジスタ101のゲートに入力さ れ、これにより、アナログスイッチ400がオン される。このとき、NMOSトランジスタ101とス� �ッチ102とがオン、スイッチ103はオフであり� �入力端子VIN104から入力される信号が出力端� �VOUT105から出力される。またタイミングT1に� �いて、スイッチ107はオフ、スイッチ108はオ� �であり、サンプリング容量Cs1及びバッファ� �ンプ109によって、アナログスイッチ100から� �入力信号がサンプリングされて、サンプリ� �グされた信号が保持される。

 このタイミングT1で、入力端子VIN104から� �流が、NMOSトランジスタ101の基板電位とグラ� ��ドVSSとの間にある寄生容量Cp1に向かって流� ��込もうとする。しかし、入力端子VIN104とス� ��ッチ102との間に、入力インピーダンスが非� ��に高い(≒無限大)電圧ミラー回路406が接続� �れているため、NMOSトランジスタ101の基板電� ��に接続される寄生容量Cp1に入力電流が流れ� ��むことはない。

 次に、タイミングT2において、図示しな� �スイッチ信号源により“L”レベルのスイッ� ��信号がNMOSトランジスタ101のゲートに入力さ れる。これにより、アナログスイッチ400はオ フされる。このとき、NMOSトランジスタ101と� �イッチ102とはオフ、スイッチ103がオンであ� �、スイッチ107がオン、スイッチ108がオフに� �る。またタイミングT2において、タイミング T1でサンプルホールド回路110dに保持された信 号が、A/D変換器112のA/Dコンバータ111に出力さ れて、A/D変換が行われる。

 このタイミングT2で、NMOSトランジスタ101� ��は、電圧ミラー回路406によって、入力端子V IN104から入力される入力信号と同位相で、基� ��電位が印加されるため、基板電位の印加に� ��り入力端子VIN104からの入力電流がグランドV SSに向かって放電されることはない。

 すなわち、アナログスイッチ400がオフ状� ��になった場合でも、NMOSトランジスタ101の基 板電位に接続される寄生容量Cp1にはほとんど 電荷が保存されていないため、入力端子VIN104 からの入力電流がグランドVSSに向かって放電 されることはない。

 よって、アナログスイッチ400のオン動作� ��オフ動作が繰り返されても、入力端子VIN104� ��らの入力電流の寄生容量Cp1への充電と、寄� ��容量Cp1からグランドVSSへの電流の放電を抑� ��ることができる。

 以上のように、本実施の形態4に係るアナ ログスイッチ400によれば、入力端子VIN104とス イッチ102との間に、入力インピーダンスが非 常に高い電圧ミラー回路406を備えたことから 、入力端子VIN104からの入力電流が基板に流れ るのを抑えることができる。その結果、アナ ログスイッチ400に接続される回路、又は、ア ナログスイッチ400と同一基板上の回路を設計 する際に、入力電流の影響を考慮する必要が なくなり、回路設計を容易に行うことができ る。

 また、本実施の形態4に係るアナログスイ ッチ400によれば、オン状態のときに、入力端 子VIN104からの入力電流の流れを抑え、オフ状 態のときに、グランドVSSに電流が放電されな いようにしたことにより、アナログスイッチ 400と同一基板上に配置され、グランド電位が 共通である回路の特性の劣化を抑えることが できる。

 また、本実施の形態4に係るアナログスイ ッチ400によれば、入力端子VIN104からの入力電 流の流れを抑える抑制回路として、電圧ミラ ー回路406を使用することから、入力端子VIN104 にかかる電圧とNMOSトランジスタ101の基板電� �との差を小さくして、基板バイアス効果の� �響を抑えることができる。

 なお、上記実施の形態1から4では、サン� �ルホールド回路110a~110dの出力をA/D変換器112� �処理する場合について説明したが、サンプ� �ホールド回路の後段の回路は、A/D変換器に� �るものではない。サンプルホールド回路110a~ 110dの後段の回路は、A/D変換器以外の回路で� �良い。

 また、上記実施の形態1から4では、サン� �ルホールド回路110a~110dの後段にA/D変換器112� �設けられる場合について説明したが、サン� �ルホールド回路は、A/D変換器内に含まれる� �成であっても良い。

 さらに、上記実施の形態1から4では、ス� �ッチ102、103と、スイッチ107、108をオン,オフ� ��る信号については特に述べなかったが、こ� ��らはアナログスイッチ内のNMOSトランジスタ をオン,オフするスイッチ信号によりオン,オ� ��するようにしてもよく、これとは別に発生� ��たスイッチ信号によりオン,オフするように してもよい。

 また、上記実施の形態1から4では、アナ� �グスイッチを含むサンプルホールド回路が� �ングル構成である場合のみについて説明し� �いるが、本発明は、差動構成のサンプルホ� �ルド回路でも同様の効果が得られる。