Bei integrierten Schaltkreisen besteht normalerweise die Not- wendigkeit, elektromagnetische Störemissionen zu verringern.

Besonders bei Betrieb mit hochfrequenten, digitalen Signalen tritt aufgrund der steilen Signalflanken eine verhältnismäßig große, sowohl abgestrahlte als auch leitungsgebundene Störe- mission auf. Damit jedoch elektronische Systeme andere elek- tronische Systeme nicht unzulässig in deren Funktionsweise beeinträchtigen, sind regulatorische Maßnahmen wie das Fest- legen von Grenzwerten getroffen, welche die sogenannte elek- tromagnetische Verträglichkeit verschiedener Systeme unter- einander gewährleisten sollen. Die elektromagnetische Ver- träglichkeit (EMV) bezieht sich dabei sowohl auf Festlegungen der zulässigen Störemissionen, als auch auf Festlegungen be- züglich der erforderlichen Störfestigkeit. Eine Möglichkeit, hochfrequente Signalanteile im Frequenzspektrum eines Digi- talsignals zu verringern, besteht darin, die Flankensteilheit der digitalen Signale zu reduzieren. Es wird daher ange- strebt, die Flankensteilheit sowohl von ansteigenden, als auch von abfallenden Signalflanken so zu reduzieren, daß EMV- Standards oder EMV-Spezifikationen eingehalten werden können und die zuverlässige Funktion der Schaltungen sichergestellt ist.

Auf der anderen Seite werden bei den heute eingesetzten, schnellen digitalen Signalverarbeitungen beispielsweise in digitalen Signalprozessoren die Digitalsignale so schnell wie möglich geschaltet, oft im Bereich weniger hundert Picosekun- den, wodurch der beschriebene große, hochfrequente Spek-

tralanteil der Signale bedingt ist. Weiterhin unterliegen in- tegrierte Schaltungen zur schnellen digitalen Signalverarbei- tung üblicherweise der Forderung nach geringem Flächenbedarf auf einem Chip sowie geringer Stromaufnahme im Betrieb.

In der Druckschrift US 6,225, 844 B1 ist eine Ausgangsstufe angegeben, welche stabil mit geringer Flankensteilheit be- treibbar ist. Die angegebene Ausgangsstufe umfaßt zwei zwi- schen einem Bezugs-und einem Versorgungspotentialanschluß bezüglich ihrer Laststrecken parallel geschaltete CMOS- Inverterstufen, an denen ein Ausgangssignal mit reduzierter Flankensteilheit ableitbar ist. Während die erste der beiden Eingangsstufen unmittelbar vom Eingangssignal angesteuert wird, ist zur Ansteuerung der Gate-Elektroden der Transisto- ren der zweiten Transistor-Inverterstufe eine zusätzliche Steuerschaltung zur Beeinflussung der Flankensteilheit vorge- sehen, welche ermöglicht, daß die beiden Transistoren der zweiten Ausgangsstufe gezielt zu-oder abschaltbar sind. Da zur Ansteuerung der zweiten Ausgangsstufe Schwellwerte der Transistoren eingesetzt werden, kann mit dem beschriebenen Prinzip lediglich eine zweistufige Schaltungsanordnung aufge- baut werden.

In dem Dokument US 5,140, 194 A ist ebenfalls eine Schaltungs- anordnung zur Reduzierung der Flankensteilheit eines Aus- gangssignals angegeben. Auch hierbei sind mehrere, parallel geschaltete CMOS-Inverter-Ausgangsstufen vorgesehen. Zur An- steuerung der unterschiedlichen Inverterstufen werden jeweils Verzögerungszeiten erzeugt. Das Erzeugen der Verzögerungszei- ten erfolgt gemäß dem vorgeschlagenen Prinzip mit RC- Zeitkonstanten. Damit ist jedoch der Nachteil verbunden, stark toleranzbehaftete und verhältnismäßig chipflächeninten- sive Widerstände einsetzen zu müssen. Alternativ ist gemäß Dokument D2 ebenfalls vorgeschlagen, anstelle der RC-Glieder Verzögerungsglieder einzusetzen, welche jedoch ebenfalls auf- wendig zu implementieren sind. Der Nachteil, die Zeitkonstan- ten für jede vorgesehene ausgangsseitige Inverterstufe ein-

zeln einstellen und einzeln schaltungstechnisch implementie- ren zu müssen, bleibt dabei bestehen.

Die beschriebenen Schaltungsanordnungen haben weiterhin den Nachteil gemeinsam, daß die Steilheit des Ausgangssignals von den Eigenschaften des Eingangssignals abhängig ist.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsan- ordnung zur Bereitstellung eines Ausgangssignals mit ein- stellbarer Flankensteilheit anzugeben, welche beliebig viele Inverterstufen zur beliebig genauen Einstellung der Flanken- steilheit einzusetzen ermöglicht und welche weiterhin ein Ausgangssignal bereitstellt, dessen Steilheit der Flanken un- abhängig von den Signaleigenschaften des Eingangssignals ein- gestellt werden kann.

Erfindungsgemäß wird die Aufgabe gelöst durch eine Schal- tungsanordnung zur Bereitstellung eines Ausgangssignals mit einstellbarer Flankensteilheit, aufweisend : - einen Eingang zum Zuführen eines Eingangssignals, - einen Ausgang zum Abgreifen eines vom Eingangssignal abge- leiteten Ausgangssignals, dessen Signalflankensteilheit einstellbar ist, - einen Rampensignalgenerator, der eingangsseitig mit dem Eingang der Schaltungsanordnung gekoppelt ist und der an seinem Ausgang ein trapezförmiges Signal bereitstellt, - ein erstes Paar von Ausgangstransistoren, die mit ihren ge- steuerten Strecken einerseits mit dem Ausgang der Schal- tungsanordnung und andererseits mit einem Versorgungs-oder Bezugspotentialanschluß gekoppelt sind und die jeweils ei- nen Steueranschluß haben, der mit dem Ausgang des Rampensi- gnalgenerators unter Anwendung von zwei Schaltschwellen ge- koppelt ist, und - ein zweites Paar von Ausgangstransistoren, die mit ihren gesteuerten Strecken einerseits mit dem Ausgang der Schal- tungsanordnung und andererseits mit einem Versorgungs-oder Bezugspotentialanschluß gekoppelt sind und die je einen

Steueranschluß haben, der mit dem Ausgang des Rampensignal- generators unter Anwendung von zwei weiteren Schaltschwel- len gekoppelt ist.

Die Paare von Ausgangstransistoren umfassen bevorzugt je zwei komplementäre Transistoren. Diese sind bezüglich ihres Leit- fähigkeitstyps komplementär, zum Beispiel ist je ein n-Kanal- und ein p-Kanal-Feldeffekttransistor vorgesehen.

Unter dem Begriff Paar von Ausgangstransistoren sind zwei Ausgangstransistoren verstanden, die gemeinsam eine Ausgangs- stufe bilden, jedoch bevorzugt an ihren Steuerelektroden nicht gemeinsam, sondern unabhängig voneinander angesteuert werden.

Bevorzugt sind drei oder mehr Ausgangsstufen vorgesehen, die je zwei Ausgangstransistoren umfassen.

Die gesteuerten Strecken der Ausgangstransistoren, die ge- meinsam ein Paar bilden, sind bevorzugt in Serie geschaltet.

Diese Serienschaltungen sind parallel miteinander verschal- tet. Die Verbindungsknoten der gesteuerten Strecken der Aus- gangstransistoren, die gemeinsam ein Paar bilden, sind bevor- zugt miteinander und mit dem Ausgang der Schaltungsanordnung verbunden.

Gemäß dem vorliegenden Prinzip steuert der Rampensignalgene- rator mittels des trapezförmigen Signals das Ein-und Aus- schaltverhalten des ersten und zweiten Paars von Ausgang- stransistoren. Dabei wird für erstes und zweites Paar von Ausgangstransistoren sowie für eine beliebige Anzahl weiterer Paare von Ausgangstransistoren ein gemeinsames, von dem ge- meinsamen Rampensignalgenerator erzeugtes trapezförmiges Si- gnal verwendet.

Das Ausgangssignal des Rampengenerators ist ein trapezförmi- ges Signal mit verhältnismäßig geringer Steilheit sowohl in

seiner ansteigenden wie auch in seiner abfallenden Signal- flanke.

Vorteilhafterweise ist das trapezförmige Signal in seinen Ei- genschaften wie insbesondere Flankensteilheit unabhängig vom Eingangssignal, insbesondere unabhängig von der Flankensteil- heit des Eingangssignals.

Mit vorliegender Schaltungsanordnung kann ein Ausgangssignal mit einstellbarer Flankensteilheit erzeugt werden. Mit den unabhängig voneinander einstellbaren Schaltschwellen der Transistoren der Ausgangsstufen, welche in Abhängigkeit vom Signalverlauf des Rampensignals einzeln ein-oder ausgeschal- tet werden, kann eine gewünschte Schaltreihenfolge und ge- wünschte Schaltverzögerungen exakt und unabhängig vom Verlauf des Eingangssignals der Schaltungsanordnung eingestellt wer- den. Insbesondere kann durch das sequenzielle Schalten der Ausgangstransistoren mit dem trapezförmigen Signal das Auf- treten unerwünschter Querströme vermieden werden. Das vorlie- gende Prinzip ermöglicht demnach den Betrieb von Schaltungen in integrierter Schaltungstechnik mit hohen Signalgeschwin- digkeiten bei zugleich verhältnismäßig geringen und insbeson- dere einstellbaren Störemissionen, denn durch Reduzieren der Flankensteilheit, welche einstellbar ist, werden sowohl die hochfrequenten Signalanteile im Spektrum der Digitalsignale als auch die damit verbundenen, hochfrequenten Störemissionen verringert. Für den Betrieb der vorliegenden Schaltungsanord- nung mit einstellbarer Flankensteilheit ist vorteilhafterwei- se keine Vielzahl von aufwendig zu realisierenden Verzöge- rungsgliedern erforderlich.

Gemäß einer vorteilhaften Weiterbildung der vorliegenden Schaltungsanordnung sind zur Kopplung des Rampensignalgenera- tors mit dem ersten und dem zweiten Paar von Ausgangstransi- storen jeweils Paare von Vortreibern vorgesehen zur Bereit- stellung der gewünschten Schaltschwellen. Die Schaltschwellen können dabei mit Vorteil sowohl für die Ausgangstransistoren

innerhalb eines Paars von Ausgangstransistoren, als auch zwi- schen den Paaren der Ausgangstransistoren unterschiedlich eingestellt werden und werden im Betrieb durch das trapezför- mige Signal aktiviert.

Bevorzugt ist dabei je einem Ausgangstransistor je ein Vor- treiber zugeordnet.

Die Vortreiber sind bevorzugt als Inverter ausgebildet.

Um eine erforderliche Treiberstärke mit einem kleinen Schwellwert zu kombinieren, wie es bei einigen der Ausgang- stransistoren der Schaltungsanordnung vorgesehen sein kann, können bevorzugt auch mehrere Inverter zur Bildung eines Vor- treibers in Serie geschaltet sein.

Die Inverter der Vortreiber werden gemäß dem beschriebenen Prinzip sequenziell mittels des trapezförmigen Signals mit rampenförmigem Verlauf ein-und ausgeschaltet. Die Vortreiber selbst treiben die Ausgangstransistoren.

Alternativ können die Vortreiber auch beispielsweise als Schmitt-Trigger ausgebildet sein.

Bei der beschriebenen Schaltungsanordnung können bevorzugt steuerbare Schalter zum schnellen Abschalten der Ausgangs- transistoren vorgesehen sein, die mit ihren gesteuerten Strecken einen Steueranschluß der Ausgangstransistoren mit den Bezugs-oder Versorgungspotentialanschlüssen verbinden.

Die steuerbaren Schalter ermöglichen ein schnelles Abschalten der jeweils zugeordneten Ausgangstransistoren und damit eine besonders geringe Verzögerungszeit des Ausgangssignals der Schaltungsanordnung bezüglich des Eingangssignals. So weiter- gebildet ist die Schaltungsanordnung besonders für schnelle, digitale Signalverarbeitung geeignet.

Die steuerbaren Schalter sind bevorzugt mit ihrer Steuerelek- trode mit dem Eingang der Schaltungsanordnung, beispielsweise mit dem Eingang des Rampensignalgenerators verbunden.

Ein besonders schnelles Durchschalten des Eingangs der Schal- tungsanordnung auf den Ausgang mit besonders geringer Signal- laufzeit oder Signalverzögerung in der Schaltungsanordnung ist gemäß einer bevorzugten Weiterbildung der Schaltungsan- ordnung dadurch erzielbar, daß bei einem dritten Paar von Ausgangstransistoren die gesteuerten Strecken einerseits mit dem Ausgang der Schaltungsanordnung und andererseits mit Ver- sorgungs-oder Bezugspotentialanschluß gekoppelt sind und die Steueranschlüsse der Ausgangstransistoren des dritten Paars je einen Steueranschluß haben, der mit dem Eingang des Ram- pensignalgenerators zur Zuführung des Eingangssignals gekop- pelt ist.

Das dritte Paar von Ausgangstransistoren wird demnach nicht vom trapezförmigen Signal des Rampensignalgenerators ange- steuert, sondern unmittelbar vom Eingangssignal selbst.

Der Rampensignalgenerator umfaßt bevorzugt ein kapazitives Bauelement, welches durch Auf-und Entladeeffekte die Signal- rampe des rampenförmigen Singals bezüglich ihres Zeitver- laufs, insbesondere deren Flankensteileit bestimmt. Hierfür kann der Rampensignalgenerator beispielsweise eine Flip-Flop- ähnliche Struktur haben. Mit einem derart einfach aufgebauten Rampensignalgenerator ist vorteilhafterweise ein Rampenver- lauf des trapezförmigen Signals erzielt, der unabhängig ist vom Verlauf des Eingangssignals.

Gemäß einer Weiterbildung der vorliegenden Schaltungsanord- nung kann der Kapazitätswert des kapazitiven Bauelements des Rampensignalgenerators einstellbar ausgeführt sein, bei- spielsweise als Varaktordioden. Alternativ kann auch eine Kombination von verschiedenen, festen Kapazitätswerten vorge-

sehen sein, die zu-und abschaltbar sind. Diese können als interne oder als externe Kapazitäten realisiert sein.

Hierdurch kann durch einstellbaren Verlauf des trapezförmigen Signals eine zusätzliche Einstellmöglichkeit des Ausgangs- signals der Schaltungsanordnung erzielt werden.

Weitere Einzelheiten und vorteilhafte Ausgestaltungen der Er- findung sind Gegenstand der Unteransprüche.

Die Erfindung wird nachfolgend an mehreren Ausführungsbei- spielen anhand der Zeichnungen näher erläutert.

Es zeigen : Figur la ein erstes Ausführungsbeispiel einer erfindungsge- mäßen Schaltungsanordnung zur Bereitstellung eines Ausgangssignals mit einstellbarer Flankensteilheit anhand eines vereinfachten Blockschaltbildes, Figur lb den Verlauf des trapezförmigen Signals zur Ansteue- rung der Ausgangstransistoren gemäß Figur la, Figur 2 eine beispielhafte Ausführungsform eines Rampensi- gnalgenerators gemäß Figur la anhand eines Schalt- bildes, Figur 3 die Zeitverläufe von Eingangssignal und Ausgangs- signal einer Schaltungsanordnung gemäß Figur la, Figur 4 die Darstellung gemäß Figur 3, jedoch anhand einer Kurvenschar mit veränderlicher Steilheit des Ein- gangssignals bezüglich der ansteigenden Signalflan- ke, Figur 5a eine Weiterbildung der Schaltungsanordnung gemäß Figur la mit schneller Abschaltung,

Figur 5b den Verlauf eines trapezförmigen Signals zur An- steuerung der Ausgangstransistoren gemäß Figur 5a, Figur 6a eine Weiterbildung der Schaltungsanordnung gemäß Figur 5a für geringere Signallaufzeiten, Figur 6b den Verlauf eines trapezförmigen Signals zur An- steuerung der Ausgangstransistoren gemäß Figur 6a und Figur 7 Zeitverläufe von Eingangssignal und Ausgangssignal bei Variation des Kapazitätswertes im Rampensignal- generator.

Figur la zeigt eine Schaltungsanordnung zur Bereitstellung eines Ausgangssignals B mit einstellbarer Flankensteilheit, umfassend einen Eingang 1 zum Zuführen eines Eingangs- signals A und einen Ausgang 2 zum Abgreifen eines vom Ein- gangssignal A abgeleiteten Ausgangssignals B, dessen Signal- flankensteilheit einstellbar ist. Weiterhin umfaßt die Schal- tungsanordnung einen Rampensignalgenerator 3, der mit seinem Eingang mit dem Eingang 1 der Schaltungsanordnung verbunden ist und der an seinem Ausgang ein trapezförmiges Signal C mit verhältnismäßig langsam ansteigender und langsam abfallender Signalflanke, welche einen rampenförmigen Verlauf aufweisen, hat.

Der Ausgang des Rampensignalgenerators 3 ist mit einer Viel- zahl von als Inverter ausgebildeten Vortreibern 4 jeweils an deren Eingang verbunden. Die Inverter 4 haben dabei unter- schiedliche Schaltschwellen. Die Ausgänge der Vortreiber 4 sind mit je einem Gate-Anschluß eines Metal Oxide Semiconduc- tor (MOS) -Feldeffekt-Transistors verbunden. Je zwei komplemen- täre MOS-Transistoren 5,6 ; 7,8 ; 9,10 ; 11,12 bilden je ein Paar von Ausgangstransistoren, wobei jedes Paar von Ausgang- stransistoren eine Inverterstufe bildet. Die ausgangsseitigen

Inverterstufen umfassen je einen p-Kanal-Transistor 5,7, 9, 11, der mit seiner Laststrecke je einen Versorgungspoten- tialanschluß 13 mit dem Ausgang 2 der Schaltung koppelt und je einen N-Kanal-MOS-Transistor 6,8, 10,12, der mit seiner Laststrecke den Ausgang 2 mit einem Bezugspotentialan- schluß 14 verbindet.

Die Funktionsweise der Schaltung gemäß Figur la wird nachfol- gend anhand des Signalverlaufs der Spannung des rampenförmi- gen Signals C wie in Figur 1b dargestellt erläutert, welches ausgangsseitig am Rampensignalgenerator 3 bereitgestellt wird und dessen Zeitverlauf, insbesondere dessen Flankensteilheit, unabhängig ist vom Eingangssignal A. Das trapezförmige Signal C schaltet die Vielzahl von als Vortreiber verwendeten Inver- terstufen 4 in Abhängigkeit von der Signalspannung und den Schaltschwellen der Inverter sequenziell ein und aus. Die Vortreiber 4 wiederum steuern die Ausgangstransistoren 5 bis 12 an. Der Signalverlauf des trapezförmigen Signals C zeigt Umschaltschwellen der hierfür unterschiedlich ausgelegten In- verter 4 anhand der Bezugszeichen der den Invertern 4 zuge- ordneten Transistoren 5 bis 12 von Figur la zu verschiedenen Zeitpunkten tl bis t16.

Bei dem Schaltbild gemäß Figur la nehmen die Flächenverhält- nisse der Ausgangstransistoren 5 bis 11 sowie 6 bis 12 je- weils von links nach rechts zu, was gleichbedeutend damit ist, daß die Ausgangstransistoren 11, 12 die größte Strom- treiberfähigkeit, und die Ausgangstransistoren 5,6 die ge- ringste Stromtreiberfähigkeit aufweisen. Die wirksamen Tran- sistorflächen der Ausgangstransistoren sind also paarweise abgestuft zueinander vorgesehen mit dem Ziel, einen möglichst weichen Übergang des Ausgangssignals B von einem niedrigen auf einen hohen Signalpegel und umgekehrt zu erreichen.

Die Ansteuerung der Ausgangstransistoren 5 bis 12 mittels Vortreibern 4 mit unterschiedlichen Schaltschwellen durch ein gemeinsames trapezförmiges Signal C bietet den Vorteil, daß

zum einen eine Vielzahl von Ausgangsstufen, das heißt Aus- gangstransistoren vorgesehen werden kann je nach gewünschter Genauigkeit der Einstellung des Ausgangssignals B bezüglich seiner Flankensteilheit, daß zum anderen ein Aufbau mit ge- ringer Chipfläche möglich ist und daß schließlich der Flan- kenverlauf des Ausgangssignals B unabhängig ist von demjeni- gen des Eingangssignals A, da das trapezförmige Signal C stes einen konstanten, einstellbaren Signalverlauf hat.

Die Vortreiber-Inverter 4, die die Ausgangstransistoren 5 bis 12 treiben, sind so ausgelegt, daß sie unterschiedliche Schwellspannungen haben. Jeder Inverter 4 wird eingeschaltet, wenn das Spannungsniveau des trapezförmigen Signals 3 seinen eingestellten Spannungsschwellwert erreicht und wieder abge- schaltet, wenn das Spannungsniveau des trapezförmigen Signals C unter diese eingestellte Schwellspannung fällt. Die Schwellspannungen der Inverter, welche die P-Kanal- Transistoren 5,7, 9,11 ansteuern, sind unterschiedlich zu den Schwellspannungen derjenigen Inverter 4 eingestellt, die die N-Ausgangstransistoren 6,8, 10,12 ansteuern, mit dem Zweck, Querströme zu vermeiden. Wie bereits erläutert, kann anstelle eines Inverters 4 eine Vielzahl in Serie geschalte- ter Inverter vorgesehen sein, beispielsweise drei in Serie geschaltete Inverter, von denen der eingangsseitige Inverter zur Erzeugung der gewünschten Schwellspannung und der aus- gangsseitige Inverter zum Treiben des Ausgangstransistors, der an ihn angeschlossen ist, ausgelegt ist.

Ein weiterer Vorteil kann dadurch erzielt werden, daß der ausgangsseitige Inverter 4 besonders klein bezüglich seiner Transistorfläche ausgelegt wird. Hierdurch ergibt sich eine zusätzliche Verringerung der Steilheit des Ausgangssignals B, denn der Gate-Anschluß des zugeordneten Ausgangstransistors 5 bis 12 wird verhältnismäßig langsam aufgeladen. Hierdurch wird der Ausgangstransistor 5 bis 12 gezwungen, daß eine lan- ge Zeit bis zum vollständigen Durchschalten des Ausgangstran- sistors vergeht.

Die Größe, das heißt die Transistorfläche und damit die Trei- berfähigkeit der Ausgangstransistorpaare 5,6 ; 7,8 ; 9,10 ; 11,12 zueinander ist unterschiedlich ausgelegt. Das Ausgang- stransistorpaar 5,6 weist die geringste wirksame Transistor- fläche auf. Die benachbarten Ausgangstransistoren 7,8 haben eine größere Transistorfläche als die Transistoren 5,6, die Ausgangstransistoren 9,10 wiederum haben eine größere wirk- same Transistorfläche als die Ausgangstransistoren 7,8 und so weiter. Beim Einschalten des Ausgangssignals, also beim Übergang von Low nach High, werden die Ausgangstransistoren 12,10, 8,6 der Reihe nach, beginnend mit dem größten, aus- geschaltet. Anschließend werden die Ausgangstransistoren 5, 7,9, 11, beginnend mit dem kleinsten Ausgangstransistor, der Reihe nach eingeschaltet. Das Schalten eines kleinen Ausgang- stransistors 5,6 hat die Wirkung, daß ein kleiner Transistor eine längere Zeit braucht, um eine externe Lastkapazität zu laden und zu entladen als ein großer. In jeder Ausgangsstufe 5,6 ; 7,8 ; 9,10 ; 11,12 wird eine externe Last ein wenig weiter aufgeladen oder entladen, so lange, bis die Ausgangs- spannung am Ausgang 2 den gewünschten Spannungswert erreicht, der dem entsprechenden Logikpegel, High oder Low, zugeordnet ist.

Das sequenzielle Ein-und Ausschalten der Ausgangstransisto- ren 5 bis 12 hat wie erwähnt zusätzlich den Vorteil, daß Querströme auf ein Minimum reduziert werden. Hierdurch wird nicht nur die Störabstrahlung der Schaltung verbessert, son- dern auch die Leistungsaufnahme der Schaltung reduziert.

Soll beispielsweise das Ausgangssignal B vom Low-zu einem High-Pegel ansteigen, so geht auch das trapezförmige Signal C, welches über die Inverter 4 die Ausgangstransistoren 5 bis 12 ansteuert, von Low nach High. Diese Signalrampe steigt da- bei langsam über die Zeit an und erreicht schließlich die Schwellspannungen der Inverter 4. Zuerst wird die Schwell- spannung des Inverters 4, der dem größten N-Kanal-Ausgangs-

transistor 12 zugeordnet ist, erreicht. Dieser Ausgangstran- sistor 12 schaltet aus. Anschließend erreicht das trapezför- mige Signal C die Schwellspannung des nächstkleirieren N- Kanal-Transistors 10 und auch der Transistor 10 schaltet ab.

Ebenso werden auch nacheinander die Ausgangstransistoren 8 und 6 abgeschaltet, so lange, bis alle N-Kanal- Ausgangstransistoren ausgeschaltet sind. Mit weiterem Anstei- gen des trapezförmigen Signals C wird die Schwellspannung des dem kleinsten P-Kanal-Transistor 5 zugeordneten Inverters 4 erreicht und der Ausgangstransistor 5 wird eingeschaltet.

Daran anschließend wird die Schwellspannung des nächstgröße- ren P-Kanal-Transistors 7 erreicht, der ebenfalls einschal- tet. Daran anschließend werden auch die P-Kanal- Ausgangstransistoren 9 und 11 eingeschaltet, so lange, bis alle P-Kanal-Ausgangstransistoren eingeschaltet sind. Die ge- samte Treiberfähigkeit, welche in der Lage ist, eine am Aus- gang 2 angeschlossene Last in einen High-Pegel zu versetzen, wird definiert durch die Summe der Transistorflächen aller P- Kanal-Ausgangstransistoren der Schaltung und die Treiberfä- higkeit in den Low-Zustand durch die Summe der Transistorflä- chen aller N-Kanal-Ausgangstransistoren.

In Analogie hierzu erfolgt das Treiben des Ausgangssignals B von High nach Low. Hierbei werden zunächst die P-Kanal- Ausgangstransistoren nacheinander ausgeschaltet und anschlie- ßend die N-Kanal-Ausgangstransistoren nacheinander einge- schaltet. Das aufeinanderfolgende Einschalten von Transisto- ren von zunehmender Transistorfläche führt zu einer langsam ansteigenden oder abfallenden Flanke des Ausgangssignals B.

Ein großer Vorteil hierbei gegenüber bekannten Ausgangstrei- bern ist, daß der Spitzenstrom zum Laden und Entladen exter- ner Lasten bei vorliegendem Prinzip in eine Vielzahl von Stromzweigen aufgespalten wird, welche einen verhältnismäßig geringen Strom treiben. Neben dem geringeren Laststrom des einzelnen Ausgangstransistors ist es ein weiterer Vorteil, daß die längere Zeit, die erforderlich ist zum Umschalten des Ausgangs 2 zu einem geringeren Strom-Gradienten di/dt führt,

wodurch die Abstrahlung elektromagnetischer Energie von inte- grierten Halbleiterschaltkreisen reduziert wird. Ein weiterer Vorteil liegt im verringerten Überschießen des Ausgangs- signals durch die gezeigte Ansteuerung.

Figur 2 zeigt das Schaltbildes eines möglichen Aufbaus des Rampensignalgenerators 3 aus Figur la. Am Eingang 1 wird dem Rampensignalgenerator 3 das Eingangssignal A zugeführt. Am Ausgang 15 des Rampensignalgenerators 3 stellt dieser das trapezförmige Signal C bereit. Der Rampensignalgenerator 3 umfaßt zwei über Kreuz miteinander verkoppelte Transistoren 16,17, welche als p-Kanal-MOS-Transistoren ausgebildet sind und mit ihren Laststrecken einerseits mit dem Versorgungspo- tentialanschluß 13 gekoppelt sind. Der Transistor 17 ist über eine Kapazität 19 mit dem Bezugspotentialanschluß 14 verbun- den. Der Steueranschluß oder Gate-Anschluß des Transistors 16 ist mit einem Lastanschluß des Transistors 17 verbunden, wäh- rend der Steueranschluß des Transistors 17 mit einem Lastan- schluß des Transistors 16 verbunden ist. Parallel zum Konden- sator 19 ist ein Schalttransistor 21 mit seiner Laststrecke geschaltet, welcher mit seiner gesteuerten Strecke mit dem Eingang 1 gekoppelt ist. Dem Steueranschluß des Transistors 20 ist dabei das Eingangssignal A unverändert, dem Steueran- schluß des Transistors 21 ist das Eingangssignal A hingegen invertiert zugeführt. Hierfür ist ein Inverter 22 zwischen Eingang 1 und dem Steueranschluß des Transistors 21 geschal- tet.

Der Schaltung des Rampensignalgenerators liegt das Prinzip zugrunde, mit einem konstanten Strom die Lastkapazität 19 aufzuladen. Die Kapazität 19 muß nicht zwingend als externe Kapazitäten, sondern kann bevorzugt als Gate-Kapazität von MOS-Transistoren ausgelegt sein. Die Kapazität 19 wird mit- tels des PMOS-Transistors 17 aufgeladen und mittels des NMOS- Transistors 21, welcher parallel zur Kapazität 19 geschaltet ist, entladen. Die Schaltung gemäß Figur 2 entspricht damit einem Flip-Flop-Prinzip. Vorteilhafterweise zeigt der Rampen-

signalgenerator 3 keinen oder zumindest einen sehr geringen Ruhestrom. Ströme fließen nur, wenn der Kondensator 19 gela- den oder entladen wird. Weiterhin weist der Rampensignalgene- rator 3 vorteilhafterweise eine geringe Stromaufnahme auf.

Figur 3 zeigt anhand der Verläufe der Signalspannung über der Zeit das Eingangssignal A mit einer ansteigenden und einer abfallenden Flanke und das Ausgangssignal B ebenfalls anhand ansteigender und abfallender Flanke. Man erkennt, daß mit vorliegender Schaltung der gewünschte Effekt, nämlich ein verhältnismäßig langsamer Anstieg der Signalflanke und ein verhältnismäßig langsames Abfallen der Signalflanke mit wei- chen Übergängen und mit geringem Überschwingen erzielt ist bei zugleich verhältnismäßig geringer Verzögerungszeit.

Figur 4 zeigt ebenfalls anhand der Signalverläufe über der Zeit ein Schaubild der ansteigenden Flanke des Eingangs- signals A und darunter bei zeitlich sehr hoher Auflösung die Anstiegsflanke des Ausgangssignals B gemäß vorliegendem Prin- zip. Die Signalverläufe von Ein-und Ausgangssignal A, B sind als Kurvenschar dargestellt, wobei als Scharparameter die Steilheit der Anstiegsflanke des Eingangssignals A gewählt ist. Man erkennt deutlich, daß unabhängig von der Flanken- steilheit des Eingangssignals A der Verlauf der ansteigenden Flanke des Ausgangssignals B jeweils gleich ist und insbeson- dere die gleiche Flankensteilheit aufweist. Lediglich die Verzögerungszeit ist geringfügig abhängig von der Flanken- steilheit des Eingangssignals A.

Figur 5a zeigt eine Weiterbildung der Schaltung gemäß Figur la. Diese entspricht in Aufbau und vorteilhafter Wirkungswei- se weitgehend derjenigen von Figur la, weist jedoch zusätz- lich zu den in Figur la gezeigten Bauelementen Transistoren zum schnellen Abschalten 23,24 der Ausgangstransistoren 5 bis 12 auf. Dabei ist je ein PMOS-Transistor 23 zum schnellen Abschalten der PMOS-Ausgangstransistoren 5,7, 9,11 mit sei- nem Steueranschluß mit dem Eingang 1 und mit seiner Last-

strecke einerseits mit dem Versorgungspotentialanschluß 13 und andererseits mit je einem Steueranschluß eines zugeordne- ten Ausgangstransistors 5,7, 9,11 verbunden. Weiterhin ist jedem NMOS-Ausgangstransistor 6,8, 10,12 je ein NMOS- Abschalttransistor 24 zugeordnet, welche mit ihren gesteuer- ten Strecken jeweils einerseits mit dem Bezugspotentialan- schluß 14 und andererseits mit je einem Steuereingang des zu- geordneten N-Kanal-Ausgangstransistors 6,8, 10,12 und mit ihren Steueranschlüssen mit dem Eingang 1 der Schaltung ver- bunden sind.

Die Weiterbildung gemäß Figur 5a mit den Abschalttransistoren 23, 24 bietet den Vorteil, daß eine besonders geringe Verzö- gerungszeit des Ausgangssignals B gegenüber dem Eingangs- signal A mit verhältnismäßig geringem Aufwand erzielt ist.

Figur 5b zeigt den Verlauf des trapezförmigen Signals C zur Ansteuerung der Schaltung gemäß Figur 5a in weitgehender Übereinstimmung mit dem Signalverlauf von Figur Ib. Lediglich die Umschaltschwellen der den Transistoren 5 bis 12 zugeord- neten Inverter 4 und die Zeitpunkte tl bis t8 sind an die Weiterbildung mit den Abschalttransistoren 23,24 gemäß Figur 5a angepaßt.

Figur 6a zeigt eine Weiterbildung der Schaltung gemäß Figur 5a, welche dieser in Aufbau und Funktion weitgehend ent- spricht. Lediglich in der Ansteuerung der Ausgangstransisto- ren 5,6, welche die kleinste Transistorfläche aller Ausgang- stransistoren 5 bis 12 haben, unterscheidet sich Figur 6a mit Vorteil von der Schaltung gemäß Figur 5a. Hier sind die In- verter 4, welche den Ausgangstransistoren 5,6 zu deren An- steuerung zugeordnet sind, mit ihren Eingängen nicht mit dem Ausgang des Rampensignalgenerators 3, sondern mit dem Eingang des Rampensignalgenerators 3 und damit mit dem Eingang 1 der Schaltung verbunden. Die den übrigen Ausgangstransistoren 7 bis 12 zugeordneten Inverter 4 sind wie zuvor erläutert auch bei der Schaltung gemäß Figur 6a weiterhin mit dem Ausgang

des Rampensignalgenerators 3 verbunden. Dies ermöglicht eine noch weitere Reduzierung von Signallaufzeiten und Phasenver- zögerungen des Ausgangssignals B gegenüber dem Eingangs- signal A.

Das Schaubild gemäß Figur 6b zeigt den Verlauf des trapezför- migen Signals C über der Zeit t anhand der Signalspannung, welche mit der Darstellung des trapezförmigen Signals C in Figuren lb und 5b weitgehend übereinstimmt. Lediglich die Um- schaltschwellen der den Transistoren 7 bis 12 zugeordneten Inverter 4 und die Zeitpunkte tl bis t6 sind an die Weiter- bildung mit den Abschalttransistoren 23,24 gemäß Figur 6a sowie die direkte Ansteuerung der dritten Ausgangstransisto- ren 5,6 mit dem Eingangssignal A angepaßt.

Bei den Schaltungen gemäß Figuren 5a und 6a werden die Aus- gangstransistoren 5 bis 12 wie bei der Schaltung gemäß Figur la sequenziell ein-und ausgeschaltet. Die Weiterbildung ge- mäß Figur 5a und 6a mit den Transistoren zum schnellen Ab- schalten 23,24 ermöglicht das schnelle Abschalten, wodurch mit Vorteil ein schnelleres Aufeinanderfolgen der Schalthand- lungen der Ausgangstransistoren erfolgen kann, da Querströme durch das schnelle Abschalten nicht fließen können.

Figur 7 zeigt den Signalverlauf der Spannung des Ausgangs- signals B anhand einer Kurvenschar in Abhängigkeit vom Si- gnalverlauf der Spannung des Eingangssignals A bei einer Schaltung gemäß Figur la, 5a oder 6a gemäß einer Simulation.

Dabei wird jedoch als Scharparameter der Kapazitätswert des kapazitiven Bauteils 19 des Rampensignalgenerators gemäß Fi- gur 2 variiert. Das Ausgangssignal B mit der steilsten Flanke ist bei dem kleinsten Kapazitätswert, dasjenige mit der lang- samsten Flanke bei dem größten Kapazitätswert aufgenommen.

Dazwischen wurde der Kapazitätswert in diskreten Schritten erhöht.