[0001]本申请要求了 2013年 10月 14日提交的、申请号为 201310478631.X, 发明名称为 "一种 FinFET结构及其制造方法" 的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域

[0002]本发明涉及一种半导体器件及其制造方法 ，具体地，涉及一种 FinFET 结构及其制造方法。 技术背景

[0003]随着半导体器件的尺寸按比例缩小， 出现了阈值电压随沟道长度减小 而下降的问题， 也即， 在半导体器件中产生了短沟道效应。 为了应对来自半 导体涉及和制造方面的挑战， 导致了鳍片场效应晶体管， 即 FinFET的发展。

[0004]沟道穿通效应 ( Channel punch-through effect )是场效应晶体管的源 结与漏结的耗尽区相连通的一种现象。 当沟道穿通，就使源 /漏间的势垒显著 降低， 则从源往沟道即注入大量载流子， 并漂移通过源 -漏间的空间电荷区、 形成一股 4艮大的电流； 此电流的大小将受到空间电荷的限制， 是所谓空间电 荷限制电流。 这种空间电荷限制电流是与栅压控制的沟道电 流相叠加的， 因 此沟道穿通将使得通过器件的总电流大大增加 ； 并且在沟道穿通情况下， 即 使栅电压低于阈值电压， 源-漏间也会有电流通过。 这种效应是在小尺寸场 效应晶体管中有可能发生的一种效应， 且随着沟道宽度的进一步减小， 其对 器件特性的影响也越来越显著。

[0005]在 FinFET中， 通常采用对沟道下方的鳍片部分进行重掺杂来 抑制沟 道穿通效应。 目前通用的掺杂方法是离子注入形成所需重掺 杂区， 然而， 离 子注入的深度难以精确控制， 同时会对沟道表面造成损伤， 为了消除损伤， 通常会在沟道表面形成一层薄氧化层， 增加了工艺复杂度。

[0006]为了解决上述问题， 本发明提供了一种新型 FinFET沟道掺杂方法， 即在衬底上形成鳍片后， 在半导体结构上淀积一层硼硅玻璃或磷硅玻璃 ， 利 用退火使硼硅玻璃或磷硅玻璃中的杂质原子扩 散进入沟道而形成所需重掺 杂区域。 相比于现有技术， 本发明在降低了沟道穿通效应影响的同时， 有效 地减小了工艺复杂度。 发明内容

[0007]本发明提供了一种 FinFET制造方法， 在降低了沟道穿通效应影响的 同时， 有效地减小了工艺复杂度。 具体的， 所述 FinFET制造方法， 包括： a.提供衬底；

b.在所述衬底上形成鳍片；

c.在所述半导体结构上淀积掺杂材料层；

d.在所述半导体结构上形成第一浅沟槽隔离结� ��；

e.去除未被第一浅沟槽隔离结构覆盖的掺杂材� ��层；

f.退火， 在所述鳍片中部沟道内形成掺杂区域；

g.在所述半导体结构上形成第二浅沟槽隔离结� ��；

h.在所述鳍片两端部分分别形成源区、 漏区以及在所述鳍片中部形成栅 极结构。

[0008】其中， 所述第一浅沟槽隔离结构顶部距离鳍片顶部 20~60nm, 所述第 二浅沟槽隔离结构的厚度至少等于沟道宽度的 一半。

[0009]其中， 所述掺杂材料层为硼硅玻璃或磷硅玻璃。 其中， 对于 N沟道器 件， 所述掺杂材料层为硼硅玻璃； 对于 P沟道器件， 所述掺杂材料层为磷硅 玻璃。

[0010]其中， 所述掺杂区域的最高掺杂浓度为 lel8cm-3~lel9cm-3。

[0011]相应的， 本发明还提供了一种 FinFET结构， 包括：

衬底；

位于所述衬底上的鳍片；

覆盖所述鳍片中部的栅极结构；

位于所述衬底上方， 鳍片两侧的第一浅沟槽隔离； 位于所述鳍片两侧， 第一浅沟槽隔离与衬底之间的掺杂材料层； 覆盖所述掺杂材料层的第二浅沟槽隔离结构；

覆盖所述浅沟槽隔离的层间介质层；

位于鳍片下部以及衬底表面的掺杂区域；

其中， 所述掺杂材料层与第二浅沟槽隔离结构顶部平 齐。

[0012】其中， 所述第一浅沟槽隔离结构顶部距离鳍片顶部 20~60nm, 所述第 二浅沟槽隔离结构的厚度至少等于沟道宽度的 一半。

[0013]其中， 所述掺杂材料层为硼硅玻璃或磷硅玻璃。 其中， 对于 N沟道器 件， 所述掺杂材料层为硼硅玻璃； 对于 P沟道器件， 所述掺杂材料层为磷硅 玻璃。

[0014]其中， 所述掺杂区域的最高掺杂浓度为 lel8cm-3~lel9cm-3。

[0015]通过采用本发明中的 FinFET沟道掺杂方法，即在衬底上形成鳍片后， 在半导体结构上淀积一层硼硅玻璃或磷硅玻璃 ， 利用退火使硼硅玻璃或磷硅 玻璃中的杂质原子扩散进入沟道而形成所需重 掺杂区域，有效的在降低了沟 道穿通效应影响的同时， 减小了工艺复杂度。 附图说明

[0016] 图 1 和图 7示意性地示出形成根据本发明的制造半导体� �片的方法 各阶段半导体结构的三维等角图。

[0017] 图 2、 图 3、 图 4、 图 5和图 6示意性地示出形成根据本发明的制造 半导体鳍片的方法各阶段半导体结构的剖面图 。 具体实施方式

[0018]如图 7所示， 本发明提供了一种 FinFET结构， 包括：

衬底 100;

位于所述衬底 100上的鳍片 200;

覆盖所述鳍片中部的栅极结构；

位于所述衬底 100上方， 鳍片 200两侧的第一浅沟槽隔离结构 400; 位于所述鳍片 200两侧， 第一浅沟槽隔离结构 400与衬底 100之间的掺 杂材料层 300;

覆盖所述第一浅沟槽隔离结构 400的第二浅沟槽隔离结构 600;

覆盖所述第二浅沟槽隔离结构 600的层间介质层 700;

位于鳍片 200下部以及衬底 100上表面的掺杂区域 500;

其中， 所述掺杂材料层 300与第二浅沟槽隔离结构 600底部平齐。

[0019]其中，所述第一浅沟槽隔离结构 400顶部距离鳍片 200顶部 20~60nm, 所述第二浅沟槽隔离结构 600的厚度等于沟道宽度的一半。

[0020]在 FinFET中， 通常采用对沟道下方的鳍片部分进行重掺杂来 抑制沟 道穿通效应。 目前通用的掺杂方法是离子注入形成所需重掺 杂区， 然而， 离 子注入的深度难以精确控制， 同时会对沟道表面造成损伤， 为了消除损伤， 通常会在沟道表面形成一层薄氧化层， 增加了工艺复杂度。 本发明则采用掺 杂材料层， 利用其直接扩散来在鳍片 200下部分形成重掺杂区域， 不仅工艺 步骤筒单， 而且所形成的重掺杂区杂质分布均匀， 对器件表面损伤小， 在降 低了沟道穿通效应影响的同时， 有效地减小了工艺复杂度。

[0021]衬底 100包括硅衬底（例如硅晶片）。 其中， 衬底 100可以包括各种 掺杂配置。 其他实施例中衬底 100还可以包括其他基本半导体， 例如锗或化 合物半导体， 例如碳化硅、 砷化镓、 砷化铟或者磷化铟。 典型地， 衬底 100 可以具有但不限于约几百微米的厚度， 例如可以在 400um-800um的厚度范 围内。

[0022]鳍片 200通过刻蚀衬底 100形成，与衬底 100具有相同的材料和晶向， 通常， 鳍片 200的长度为 80nm~200nm, 厚度为为 30 nm~50nm。 源漏区位 于鳍片 200两端， 具有相同的长度。 沟道位于鳍片 200中部， 源漏区之间， 长度为 30~50nm。

[0023]栅结构包括导电的栅极叠层 102和一对位于该栅极叠层两侧的绝缘介 质侧墙 102。 栅极叠层包括栅极介质层、 功函数调节层和栅极金属层。

[0024]磷硅玻璃层或硼硅玻璃层 300位于衬底 100和鳍片 200上，与鳍片 200 相邻的部分与第一浅沟槽隔离结构 400的顶表面平齐。 [0025]第一浅沟槽隔离结构 400可以是二氧化硅或氮化硅，其顶部距离鳍片 200顶部 20~60匪。

[0026]第二浅沟槽隔离结构 600的厚度等于沟道宽度的一半， 其目的在于覆 盖杂质在鳍片 200中扩散时， 沿沟道高度方向形成的纵扩散区。

[0027]以下将参照附图更详细地描述本实发明。 在各个附图中， 相同的元件 采用类似的附图标记来表示。 为了清楚起见， 附图中的各个部分没有按比例 绘制。

[0028】应当理解， 在描述器件的结构时， 当将一层、 一个区域称为位于另一 层、 另一个区域"上面"或"上方"时， 可以指直接位于另一层、 另一个区域上 面， 或者在其与另一层、 另一个区域之间还包含其它的层或区域。 并且， 如 果将器件翻转， 该一层、 一个区域将位于另一层、 另一个区域"下面"或"下 方，，。

[0029]如果为了描述直接位于另一层、 另一个区域上面的情形， 本文将采用

"直接在 上面"或"在 上面并与之邻接"的表述方式。

[0030】在下文中描述了本发明的许多特定的细� ��， 例如器件的结构、 材料、 尺寸、 处理工艺和技术， 以便更清楚地理解本发明。 但正如本领域的技术人 员能够理解的那样， 可以不按照这些特定的细节来实现本发明。 例如， 衬底 和鳍片的半导体材料可以选自 IV族半导体， 如 Si或 Ge, 或 III-V族半导 体， 如 GaAs、 InP、 GaN、 SiC, 或上述半导体材料的叠层。

[0031】参见图 1 , 本发明意图制作位于衬底 100上方的半导体鳍片 200。 仅 仅作为示例， 衬底 100和鳍片 200都由硅组成。 通过在衬底 100表面外延生 长半导体层并刻蚀该半导体层而形成鳍片 200, 所述外延生长方法可以是分 子束外延法 （MBE )或其他方法， 所述刻蚀方法可以是干法刻蚀或干法 /湿 法刻蚀。 鳍片 200高度为 100~150nm。 图 2是图 1中半导体结构的沿竖直方 向的剖面图。

[0032]鳍片 200形成之后，在所述半导体结构上淀积硼硅玻 璃或磷硅玻璃层 300, 如图 3所示。 具体的， 可采用化学汽相淀积的方法形成所述硼硅玻璃 或磷硅玻璃层 300, 并根据鳍片中部沟道下方所需的掺杂浓度决定 该硼硅玻 璃或磷硅玻璃层 300的厚度， 在本是实例中， 其厚度可以是 20~40nm。

[0033】接下来， 对所述半导体结构进行浅沟槽隔离， 以形成第一浅沟槽隔离 结构 400, 如图 4所示。 优选地， 首先在半导体鳍片 200以及形覆盖在鳍片 200上的硼硅玻璃或磷硅玻璃层 300上成氮化硅和緩沖二氧化硅图形， 作为 沟槽腐蚀的掩膜。接下来在衬底 100上腐蚀出具有一定深度和侧墙角度的沟 槽。 然后生长一薄层二氧化硅， 以圓滑沟槽的顶角和去掉刻蚀过程中在硅表 面引入的损伤。 氧化之后进行沟槽填充， 填充介质可以是二氧化硅。 接下来 使用 CMP工艺对半导体衬底表面进行平坦化， 氮化硅作为 CMP的阻挡层。 之后， 以氮化硅为掩膜， 对半导体结构表面进行刻蚀， 为了避免后续工艺中 扩散时在鳍片 200中引入纵向扩散， 所述刻蚀深度大于实际所需鳍片高度， 可以为 20~60nm。 刻蚀完成之后， 形成第一浅沟槽隔离结构 400, 其顶部距 离鳍片 200顶部 20~60nm。 最后使用热的磷酸取出暴露出的氮化硅， 暴露出 鳍片 200以及覆盖在鳍片 200上的硼硅玻璃或磷硅玻璃层 300。

[0034】接下来， 以第一浅沟槽隔离结构 400为掩膜， 对硼硅玻璃或磷硅玻璃 层 300进行各向同性刻蚀，去除覆盖在鳍片 200上未被第一浅沟槽隔离结构 400覆盖的硼硅玻璃或磷硅玻璃层 300, 暴露出第一浅沟槽隔离结构 400上 方的鳍片 200。 具体的， 去除硼硅玻璃或磷硅玻璃层 300的方法可以是干法 刻蚀。

[0035]接下来， 对所述半导体结构进行退火， 使硼硅玻璃或磷硅玻璃层 300 中的杂质在衬底 100及鳍片 200中扩散以形成掺杂区域 500, 如图 5所示。 为了 4艮好的抑制源漏穿通效应， 同时避免掺杂浓度过高时， 部分载流子会进 入沟道区从而影响器件的阈值电压等特性，掺 杂区域 500的最高浓度范围为 lel8cm-3~lel9cm-3。 由于在退火时杂质的扩散时各向同性的， 因此鳍片 200 中重掺杂区域 500的顶部高于第一浅沟槽隔离结构 400顶表面，二者的高度 差为鳍片 200宽度的一半（不考虑工艺误差 ), 即硼硅玻璃或磷硅玻璃层 300 中的杂质扩散长度。 具体的退火温度可以为为 800°C。

[0036】接下来， 对所述半导体结构进行浅沟槽隔离， 以形成第二浅沟槽隔离 结构 600, 如图 6所示， 第二浅沟槽隔离结构 600的主要目的是覆盖由于扩 散在第一浅沟槽隔离结构 400顶表面上方的沟道区形成的掺杂区域 500, 避 免掺杂区域 500中的载流子进入器件沟道中而对器件特性产 生不良影响。 因 此， 第二浅沟槽隔离结构 600的厚度大于或等于鳍片 200宽度的一半， 即硼 硅玻璃或磷硅玻璃层 300中的杂质扩散长度。考虑到实际工艺中可能 存在的 误差， 其厚度为鳍片 200宽度的 50%~60%。 形成第二浅沟槽隔离结构 600 具体的工艺步骤与形成第一浅沟槽隔离结构 400相同， 在此不再赘述。

[0037】接下来接下来， 在沟道上方形成伪栅叠层， 并形成源漏区。 所述伪栅 叠层可以是单层的， 也可以是多层的。 伪栅叠层可以包括聚合物材料、 非晶 硅、 多晶硅或 TiN, 厚度可以为 10-100nm。 可以采用热氧化、 化学气相沉 积 （CVD )、 原子层沉积（ALD )等工艺来形成伪栅叠层。 所述源漏区形成 方法可以是离子注入然后退火激活离子、 原位掺杂外延和 /或二者的组合。

[0038】可选地， 在栅极堆叠的侧壁上形成侧墙 102, 用于将栅极隔开。 侧墙 102可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅及其组合， 和 /或其他合适的 材料形成。 侧墙 102可以具有多层结构。 侧墙 102可以通过包括沉积刻蚀工 艺形成， 其厚度范围可以是 lOnm -lOOnm, 如 30nm、 50nm或 80nm。

[0039]接下来， 淀积层间介质层 105 , 并并行平坦化， 露出伪栅叠层。 具体 的， 层间介质层 105可以通过 CVD、 高密度等离子体 CVD、 旋涂或其他合 适的方法形成。 层间介质层 105的材料可以采用包括 Si02、 碳掺杂 Si02、 BPSG、 PSG、 UGS、 氮氧化硅、 低 k材料或其组合。 层间介质层 105的厚 度范围可以是 40nm -150nm, 如 80nm、 lOOnm或 120nm。 接下来， 执行平 坦化处理， 使伪栅叠层暴露出来， 并与层间介质层 105齐平（本发明中的术 语"齐平"指的是两者之间的高度差在工艺误差� ��许的范围内）。

[0040】接下来， 去除伪栅叠层， 露出沟道部分。 具体的， 伪栅结构可以采用 湿刻和 /或干刻除去。 在一个实施例中， 采用等离子体刻蚀。

[0041]接下来， 在伪栅空位中形成栅极结构 101 , 栅极结构 101包括栅介质 层、 功函数调节层和栅极金属层， 如图 7所示。 具体的， 所述栅介质层可以 是热氧化层， 包括氧化硅、 氮氧化硅； 也可为高 K介质， 例如 HfA10N、 HfSiAlON, HfTaAlON, HfTiAlON, HfON、 HfSiON、 HfTaON、 HfTiON、 A1203、 La203、 Zr02、 LaAlO中的一种或其组合， 栅介质层的厚度可以为 Inm -lOnm, 例如 3nm、 5nm或 8nm。 所述功函数调节层可以采用 TiN、 TaN 等材料制成， 其厚度范围为 3nm~15nm。 所述栅极金属层 109可以为一层或 者多层结构。其材料可以为 TaN、 TaC、 TiN、 TaAlN、 TiAlN、 ΜοΑ1Ν、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax中的一种或其组合。 其厚度范围例如可以为 10nm -40nm, 如 20nm或 30nm。

[0042]通过采用本发明中的 FinFET沟道掺杂方法，即在衬底上形成鳍片后， 在半导体结构上淀积一层硼硅玻璃或磷硅玻璃 ， 利用退火使硼硅玻璃或磷硅 玻璃中的杂质原子扩散进入沟道而形成所需重 掺杂区域，有效的在降低了沟 道穿通效应影响的同时， 减小了工艺复杂度。

[0043] 虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情 况下， 可以对这些实施例进行 各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。

[0044]此外， 本发明的应用范围不局限于说明书中描述的特 定实施例的工 艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作 为本领域的普通技术人员将容易地理解，对于 目前已存在或者以后即将开发 出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本 发明描述的对应实施例大体相同的功能或者获 得大体相同的结果，依照本发 明可以对它们进行应用。 因此，本发明所附权利要求旨在将这些工艺、 机构、 制造、 物质组成、 手段、 方法或步骤包含在其保护范围内。