技术领域

本发明涉及半导体领域， 尤其涉及半导体器件及其制造方法， 更具体地， 涉及 一种应变半导体沟道形成方法以及利用所述方 法制造出的半导体器件。 背景技术

在 SiGe半导体器件中， 大量采用了设置在 SiGe弛豫层上的拉应变 Si层结构。 通常， SiGe弛豫层的组成以 Si _1-x Ge,的形式表示， xe [0, 1]。

图 1A示出了设置在 SiGe弛豫层上的拉应变 Si层结构的原子晶格示意图，图 1B 示出了设置在 SiGe弛豫层上的拉应变 Si层结构的能级结构。 如图 1B所示， 由于拉 应变 Si层中较大的双轴拉应力， 拉应变 Si层中的导带低于 SiGe弛豫层中的导带。 根据这种结构， 在拉应变 Si层中将获得非常高的电子面内迁移率。

Currie等在 Appl ied Physics Letters (第 72卷， 第 14期， 第 1718-20页， 1998年）中描述了驰豫层的制备方法及其性能� �如图 2A〜2D所示）。图 2A示出了 SiGe 弛豫层的纵向 Ge原子百分比分布。 如图 2A所示， Ge原子百分比 （Ge%) 从下至上逐 渐从 0%增加至 100%， 即组成 Si^Ge _x 中的 X从 0逐渐变化为 1。 通过在 Si衬底上生长 超厚（几微米） 的 SiGe层来获得 SiGe弛豫层或 Ge层。 此外， 通过缺陷产生（图 2B) 来释放 SiGe弛豫层中的压应变， 从而获得 SiGe弛豫层或 Ge层。

图 3A、 3B和 3C分别示出了三种传统的应变 Si沟道形成方法， 图 3A示出了应 变 Si/体 SiGe M0SFET (金属氧化物半导体场效应晶体管） 结构， 图 3B示出了 SG0I (SiGe- On - Insulator) M0SFET结构， 图 3C示出了 SSDOI (Strained Si Directly On Insulator) M0SFET结构。

但是，在传统的 Si沟道形成方法中，在器件制造工艺（例如，� ��沟槽隔离（STI )、 栅极形成等） 之前， 必须先在 SiGe层 （或埋层氧化物） 上形成应变 Si覆层。 这也导 致了传统的 Si沟道形成方法存在以下问题： （1 ) 在器件制造工艺期间， 应变 Si覆层 可能受到损耗， 例如， STI 工艺中的垫氧化处理、 栅极形成工艺前的牺牲氧化处理、 多种湿法化学清洗处理等， 都可能导致应变 Si覆层发生损耗； （2)应变 Si覆层在高 温步骤中可能发生弛豫 （应力被释放）， 例如， 用于激活源极 /漏极掺杂剂的退火处理 可能会导致应变 Si覆层中的应力被释放。 发明内容

考虑到传统工艺的上述缺陷， 本发明提出了一种应变半导体沟道形成方法， 其 中在去除替代栅之后， 形成应变半导体沟道（材料可以选用 Si、 Ge或 SiGe )， 从而避 免了应变半导体沟道暴露于高温的源极 /漏极退火处理， 而且由于减少了应变半导体 沟道所要经历的处理步骤， 避免了半导体层损耗。 此外， 本发明还提出了一种利用所 述方法制造出的半导体器件。

根据本发明的第一方案， 提出了一种应变半导体沟道形成方法， 包括以下步骤: 在半导体衬底上形成 SiGe弛豫层； 在所述 SiGe弛豫层上形成电介质层， 在所述电介 质层上形成替代栅， 所述电介质层和所述替代栅构成了替代栅叠层 结构； 沉积层间介 电层， 对所述层间介电层进行平坦化处理， 以暴露出所述替代栅； 刻蚀去除所述替代 栅和所述电介质层， 以形成开口； 在所述开口中执行选择性半导体外延生长， 形成半 导体外延层； 沉积高 κ介电层和金属层； 以及对所沉积的金属层和高 κ介电层执行平 坦化处理， 去除覆盖在所述层间介电层上的高 κ介电层和金属层， 形成金属栅。

优选地， 所述半导体外延层是 Si外延层、 Ge外延层、 或者 SiGe外延层。

优选地， 在去除所述电介质层之后， 外延生长所述半导体外延层之前， 所述应 变半导体沟道形成方法还包括以下步骤： 在所述开口中， 对所述 _{S iGe} 弛豫层进行刻 蚀， 以刻蚀出用于半导体外延生长的空间。

优选地， 所述半导体外延层的厚度在 5〜10nm的范围内。

优选地，所述 SiGe弛豫层中 Ge原子百分比从邻近所述半导体衬底的 20%逐渐变 化为远离所述半导体衬底的 100%。

优选地， 在形成所述 SiGe弛豫层的步骤中， 形成刻蚀停止层。 更优选地， 所述 刻蚀停止层具有与所述 SiGe弛豫层不同的 Ge原子百分比。

根据本发明的第二方案， 提出了一种半导体器件， 包括： 半导体衬底； SiGe弛 豫层， 形成在所述半导体衬底上； 半导体外延层， 形成在所述 SiGe 弛豫层上， 位于 所述 SiGe弛豫层上， 或者嵌入在所述 SiGe弛豫层中； 高 K介电层， 沉积在所述半导 体外延层的整个表面上， 形成为有底面的空心柱形； 和金属栅， 填充在由所述高 K介 电层形成的空心柱形的内部。 .

优选地， 所述半导体外延层是 Si外延层、 Ge外延层、 或者 SiGe外延层。

优选地， 所述半导体外延层的厚度在 5〜10nm的范围内。 优选地， 所述半导体器件还包括： 侧墙， 沉积在所述 SiGe弛豫层上， 围绕所述 半导体外延层和所述高 K介电层的外周， 或者围绕所述高 K介电层的外周； 和层间介 电层， 沉积在所述 SiGe弛豫层上， 围绕所述侧墙的外周。

优选地，所述 SiGe弛豫层中 Ge原子百分比从邻近所述半导体衬底的 20%逐渐变 化为远离所述半导体衬底的 100%。

优选地， 所述 SiGe弛豫层形成有刻蚀停止层。 更优选地， 所述刻蚀停止层具有 与所述 SiGe弛豫层不同的 Ge原子百分比。

根据本发明， 不必在器件制造工艺之前， 先在 SiGe层 （或埋层氧化物） 上形成 应变 Si 覆层， 而是利用替代栅工艺， 在去除替代栅之后， 才形成应变半导体层， 从 而避免了应变半导体沟道暴露于高温的源极 /漏极退火处理， 而且由于减少了应变半 导体沟道所要经历的处理步骤， 避免了应变半导体层的损耗。 附图说明

通过下面结合附图说明本发明的优选实施例， 将使本发明的上述及其它目的、 特征和优点更加清楚， 其中：

图 1A示出了设置在 SiGe弛豫层上的拉应变 Si层结构的原子晶格示意图； 图 1B示出了设置在 SiGe弛豫层上的拉应变 Si层结构的能级结构；

图 2A和 2B是用于说明驰豫层的制备方法及其性能的示� ��图；

图 3A、 3B和 3C分别示出了三种传统的应变 Si沟道形成方法；

图 4〜14是示出了本发明第一实施例所提出的半导 体器件制造方法的各个步骤 的示意图， 其中图 14 示出了根据本发明第一实施例所提出的半导体 器件制造方法制 造完成的半导体器件；

图 4〜9和 15〜18是示出了本发明第二实施例所提出的半� �体器件制造方法的 各个步骤的示意图， 其中图 18 示出了根据本发明第二实施例所提出的半导体 器件制 造方法制造完成的半导体器件。

应当注意的是， 本说明书附图并非按照比例绘制， 而仅为示意性的目的， 因此， 不应被理解为对本发明范围的任何限制和约束 。 在附图中， 相似的组成部分以相似的 附图标号标识。 具体实施方式 下面参照附图对本发明的优选实施例进行详细 说明， 在描述过程中省略了对于 本发明来说是不必要的细节和功能， 以防止对本发明的理解造成混淆。

【第一实施例】

首先， 参考图 14， 对根据本发明第一实施例所提出的工艺制造的 半导体器件进 行详细描述。 图 14是示出了根据本发明第一实施例所提出的半� ��体器件制造方法制 造完成的半导体器件的示意图。

如图 14所示，根据本发明第一实施例所提出的工艺� ��造的半导体器件主要包括： 衬底 300 (Si晶片、 S0I等）、 SiGe弛豫层 200 (Ge原子％按照图 14所示从下到上的 方向， 从 20%变化至 100%)、 半导体外延层 260 (图示为 Si外延层 260， 也可以是 Ge^ 外延层或 SiGe外延层） （厚度为 5〜10nm)、 高 K介电层 320 (厚度为 l〜3nm)、 金属 栅 330、 Si 侧墙 240 (宽度为 10〜40nm)、 层间介电层 250 (厚度为 15〜50nm)， 其 中 SiGe弛豫层 200形成在衬底 300上； 由 Si ₃ N ₄ 侧墙 240、 Si外延层 260、 高 K介电 层 320和金属栅 330构成的栅极结构形成在 SiGe弛豫层 200上； 层间介电层 250沉 积在 SiGe弛豫层 200上， 围绕所述栅极结构的 Si 侧墙 240的外周； Si外延层 260 形成在 SiGe弛豫层 200上， 嵌入在 SiGe弛豫层 200中； 高 K介电层 320沉积在 Si 外延层 260的整个表面上， 且形成为有底面的空心柱形； 金属栅 330填充在由高 K介 电层 320形成的空心柱形的内部； Si ₃ N ₄ 侧墙 240形成在 SiGe弛豫层 200上， 围绕高 K 介电层 320的外周。

根据本发明第一实施例， 不必在器件制造工艺之前， 尤其是在形成源区 /漏区之 前， 先在 SiGe弛豫层 200上形成应变 Si覆层， 而是利用替代栅工艺， 在去除替代栅、 形成源区 /漏区之后， 才形成 Si外延层 260， 从而避免了应变 Si沟道暴露于高温的源 极 /漏极退火处理， 而且由于减少了应变 Si沟道所要经历的处理步骤， 避免了 Si外 延层 260的损耗。

接下来， 将结合图 4〜14， 对根据本发明第一实施例的半导体器件制造方 法的各 个步骤进行详细描述。

首先， 如图 4所示， 在衬底 300 (Si晶片、 S0I等） 上形成 SiGe弛豫层 200。 在 SiGe弛豫层 200中， Ge原子％， 即 Ge原子的数目占总原子数的百分比， 按照图 4 所示从下到上的方向 （从邻近衬底 300到远离衬底 300的方向）， 例如， 从 20%逐渐变 化至 100%， 即组成 5^ 6,中的 X从 0. 2逐渐变化为 1。 在此， SiGe弛豫层 200的组 成的具体数值仅用作示例的目的， 本领域普通技术人员可以根据实际需要选用适 当的 其他组成（BP ,重新选定 X的变化范围）， X的逐渐变化可以是线性变化、双曲线变化、 指数变化等多种变化形式。 可选地， 结合图 10， 可以在 SiGe弛豫层 200中形成刻蚀 停止层 （例如， 改变 Ge原子％)， 从而可以控制在图 10所示的步骤中将要执行的刻蚀 的深度。 具体地讲， 可以根据需要在 SiGe弛豫层 200中形成驰豫层 /刻蚀停止层 /驰 豫层的叠层结构来实现对刻蚀深度的控制。

然后， 如图 5所示， 在 SiGe弛豫层 200上形成替代栅结构 （电介质层 220、 替 代栅 230 (图示为多晶硅栅 230， 也可以选用本领域公知的其他材料）、 围绕和覆盖电 介质层 220和多晶硅栅 230的 Si具侧墙 240和 Si具盖层）。作为本发明的示例， 电介 质层 220的厚度为 l〜3nm， 多晶硅栅 230的厚度为 20〜70nm， Si ₃ N ₄ 侧墙 240在图示 水平方向上的宽度为 10〜40nm， Si ₃ N ₄ 盖层的厚度为 15〜40nm。 这一步骤同样是传统 工艺的一部分， 这里形成了多晶硅栅 230以作为替代金属栅的替代栅。 可选地， 在上 述形成有替代栅结构的半导体中间结构中， 采用常规方法（例如， 通过进行离子和高 温退火）， 来形成源区 /漏区 （图中未示出）。

之后， 如图 6所示， 在已形成替代栅结构的 SiGe弛豫层 200上沉积层间介电层

( Inter Layer Dielectric layer) 250。 例如， 未掺杂的氧化硅 （Si0 ₂ )、 各种掺杂的 氧化硅 （如硼硅玻璃、 硼磷硅玻璃等） 和氮化硅 （Si ₃ N ₄ ) 等可以作为层间介电层 250 的构成材料。

接下来， 如图 7所示， 对层间介电层 250进行化学机械平坦化 （CMP) 处理， 从 而暴露出替代栅结构的 Si具盖层。

然后， 如图 8所示， 执行另外的 CMP处理或针对 Si ₃ N ₄ 的反应离子刻蚀 （RIE) 处理， 去除 Si ₃ N ₄ 盖层， 暴露出替代栅结构的多晶硅栅 230。

之后， 如图 9所示， 采用湿法刻蚀或干法刻蚀， 去除多晶硅栅 230。

接下来， 如图 10所示， 采用湿法刻蚀或干法刻蚀， 对 SiGe弛豫层 200进行刻 蚀， 以刻蚀出用于 Si外延生长的空间 （刻蚀深度为 5〜10nm)。 可选地， 如之前参考 图 4所述， 可以在 SiGe弛豫层 200中形成刻蚀停止层 （例如， 改变 Ge原子％：)， 从而 可以控制刻蚀深度。

然后， 如图 11所示， 在刻蚀形成的开口中， 执行选择性 Si外延生长， 形成嵌 入在 SiGe弛豫层 200中的 Si外延层 260, Si外延层 260的顶面可以与 SiGe弛豫层 200的顶面在同一平面上 （如图 11所示）， 也可以不在同一平面上 （未示出）。 之后， 如图 12所示， 在图 11所示的结构的表面上沉积高 K介电层 320， 沉积厚 度在 l〜3nm的范围内。

接下来， 如图 13所示， 在高 K介电层 320的表面上沉积用于构成金属栅 330的 金属层， 根据本发明， 金属层可以包括多层导电层， 例如， 首先沉积 TiN层， 然后再 沉积 TiAl层。

最后， 如图 14所示， 对所形成的金属层和高 K介电层 320执行平坦化处理 （例 如， CMP处理等），去除覆盖在层间介电层 250和 Si 侧墙 240顶部的高 K介电层 320 和金属层， 形成金属栅 330。 在完成这一步骤之后， 作为替代栅的多晶硅栅 230已经 完全被金属栅 330所取代。

此后， 可以按照传统的方法执行半导体制造工艺， 例如形成源区硅化物 /漏区硅 化物， 和 /或形成 CMOS器件等。

根据本发明第一实施例， 不必在器件制造工艺之前， 尤其是在形成源区 /漏区之 前， 先在 SiGe弛豫层 200上形成应变 Si覆层， 而是利用替代栅工艺， 在去除替代栅、 形成源区 /漏区之后， 才形成 Si外延层 260， 从而避免了应变 Si沟道暴露于高温的源 极 /漏极退火处理， 而且由于减少了应变 Si沟道所要经历的处理步骤， 避免了 Si外 延层 260的损耗。

【第二实施例】

首先， 参考图 18， 对根据本发明第二实施例所提出的工艺制造的 半导体器件进 行详细描述。 图 18 是示出了根据本发明第二实施例所提出的半导 体器件制造方法制 造完成的半导体器件的示意图。

如图 18所示，根据本发明第二实施例所提出的工艺� ��造的半导体器件主要包括： 衬底 300 (Si晶片、 S0I等）、 SiGe弛豫层 200 (Ge原子 °/。按照图 18所示从下到上的 方向， 从 20%变化至 100%)、 半导体外延层 260 (图示为 Si外延层 260， 也可以是 Ge 外延层或 SiGe外延层） （厚度为 5〜10nm)、 高 K介电层 320 (厚度为 l〜3nm)、 金属 栅 330、 Si ₃ N ₄ 侧墙 240 (宽度为 10〜40nm)、 间介电层 250 (厚度为 15〜50nm)， 其 中 SiGe弛豫层 200形成在衬底 300上； 由 Si 侧墙 240、 Si外延层 260、 高 K介电 层 320和金属栅 330构成的栅极结构形成在 SiGe弛豫层 200上； 层间介电层 250沉 积在 SiGe弛豫层 200上， 围绕所述栅极结构的 Si ₃ N ₄ 侧墙 240的外周； Si外延层 260 位于 SiGe弛豫层 200的顶面上；高 K介电层 320沉积在 Si外延层 260的整个表面上， 且形成为有底面的空心柱形； 金属栅 330填充在由高 K介电层 320形成的空心柱形的 内部； Si ₃ N ₄ 侧墙 240形成在 SiGe弛豫层 200上，围绕 Si外延层 260和高 K介电层 320 的外周。

根据本发明第二实施例， 不必在器件制造工艺之前， 尤其是在形成源区 /漏区之 前， 先在 SiGe弛豫层 200上形成应变 Si覆层， 而是利用替代栅工艺， 在去除替代栅、 形成源区 /漏区之后， 才形成 Si外延层 260， 从而避免了应变 Si沟道暴露于高温的源 极 /漏极退火处理， 而且由于减少了应变 Si沟道所要经历的处理步骤， 避免了 Si外 延层 260的损耗。

接下来， 将结合图 4〜9和 15〜18， 对根据本发明第二实施例的半导体器件制造 方法的各个步骤进行详细描述。

图 4〜9的步骤与本发明上述第一实施例相同， 为了行文简洁起见， 这里省略了 对图 4〜9的详细描述， 具体内容可参考第一实施例中的详细描述。

如图 9所示， 多晶硅栅 230已通过湿法刻蚀或干法刻蚀被去除。

接下来， 如图 15所示， 直接在 SiGe弛豫层 200上、 由 Si ₃ N ₄ 侧墙 240所环绕的 开口中， 执行选择性 Si外延生长， 形成位于 SiGe弛豫层 200的顶面上的 Si外延层 260, Si外延层 260的厚度为 5〜10nm。

之后， 如图 16所示， 在图 15所示的结构的表面上沉积高 K介电层 320， 沉积厚 度在 l〜3nm的范围内。

接下来， 如图 17所示， 在高 K介电层 320的表面上沉积用于构成金属栅 330的 金属层， 根据本发明， 金属层可以包括多层导电层， 例如， 首先沉积 TiN层， 然后再 沉积 TiAl层。

最后， 如图 18所示， 对所形成的金属层和高 K介电层 320执行平坦化处理 （例 如， CMP处理等），去除覆盖在层间介电层 250和 Si ₃ N ₄ 侧墙 240顶部的高 K介电层 320 和金属层， 形成金属栅 330。 在完成这一步骤之后， 作为替代栅的多晶硅栅 230已经 完全被金属栅 330所取代。

此后， 可以按照传统的方法执行半导体制造工艺， 例如形成源区硅化物 /漏区硅 化物， 和 /或形成 CMOS器件等。

根据本发明第二实施例， 不必在器件制造工艺之前， 尤其是在形成源区 /漏区之 前， 先在 SiGe弛豫层 200上形成应变 Si覆层， 而是利用替代栅工艺， 在去除替代栅、 形成源区 /漏区之后， 才形成 Si外延层 260， 从而避免了应变 Si沟道暴露于高温的源 极 /漏极退火处理， 而且由于减少了应变 Si沟道所要经历的处理步骤， 避免了 Si外 延层 260的损耗。 .

至此已经结合优选实施例对本发明进行了描述 。 应该理解， 本领域技术人员在 不脱离本发明的精神和范围的情况下， 可以进行各种其它的改变、替换和添加。 因此， 本发明的范围不局限于上述特定实施例， 而应由所附权利要求所限定。