Verfahren zur Herstellung einer DRAM-Zellenanordnung.

In DRAM-Zellenanordnungen, das heißt, Speicherzellenanordnun¬ gen mit dynamischem, wahlfreiem Zugriff, werden fast aus¬ schließlich sogenannte Eintransistor-Speicherzellen einge¬ setzt. Eine Eintransistorspeicherzelle umfaßt einen Auslese- transistor und einen Speicherkondensator. In dem Speicherkon¬ densator ist die Information in Form einer elektrischen La¬ dung gespeichert, die eine logische Größe, Null oder Eins, darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung aus- gelesen werden.

Da von Speichergeneration zu Speichergeneration die Speicher¬ dichte zunimmt, muß die benötigte Fläche der Eintransistor¬ speicherzelle von Generation zu Generation reduziert werden. Da der Reduktion der Strukturgrößen durch die minimale in der jeweiligen Technologie herstellbare Strukturgröße F Grenzen gesetzt sind, ist dies auch mit einer Veränderung der Ein- tranεistorspeicherzelle verbunden. So wurden bis zur 1MBit- Generation sowohl der Auslesetransistor als auch der Spei- cherkondensator als planare Bauelemente realisiert. Ab der 4MBit-Speichergeneration mußte eine weitere Flächenreduzie¬ rung durch eine dreidimensionale Anordnung von Auslesetransi¬ stor und Speicherkondensator erfolgen. Eine Möglichkeit be¬ steht darin, den Speicherkondensator in einem Graben zu rea- lisieren (siehe zum Beispiel K. Yamada et al, A deep trenched capacitor technology for 4 Mbit DRAMs, Proc. Intern. Electro¬ nic Devices and Materials IEDM 85, Seite 702).

Ferner ist vorgeschlagen worden (siehe zum Beispiel Y. Kawa- oto et al, A 1,28 μ ² Bit-Line Shielded Memory Cell Techno¬ logy for 64 Mbit DRAMs Techn. Digest of VLSI Symposium 1990, Seite 13) den Speicherkondensator als Stapelkondensator, den

sogenannten stacked capacitor, auszuführen. Dabei wird über den Wortleitungen eine Struktur aus Polysilizium, zum Bei¬ spiel eine Kronenstruktur oder ein Zylinder gebildet, der mit dem Substrat kontaktiert wird. Diese Polysiliziu struktur bildet den Speicherknoten. Er wird mit Kondensatordielektri¬ kum und Kondensatorplatte versehen. Dieses Konzept hat den Vorzug, daß es weitgehend mit einem Logikprozeß kompatibel ist.

Die Fläche für eine Speicherzelle eines DRAM in der 1GBit- Generation soll nur etwa 0,2 μ ² betragen. Der Speicherkon¬ densator muß dabei eine Kapazität von 20 bis 30 fF aufweisen. Eine derartige Kapazität ist bei einer Zellfläche, wie sie bei der lGBit-Generation zur Verfügung steht, in einem Sta- pelkondensator nur mit einer relativ komplizierten Struktur der Polysiliziumstruktur machbar. Diese komplizierten Struk¬ turen sind zusätzlich durch ihre Topologie immer schwieriger herstellbar.

Ferner ist vorgeschlagen worden, die pro Fläche erzielbare

Kapazität durch Verwendung eines Dielektrikum mit einer hohen Dielektrizitätskonstante zu erhöhen. Als Dielektrikum mit ho¬ her Dielektrizitätskonstante sind insbesondere Para- und Fer- roelektrika geeignet (siehe zum Beispiel WO 93/12542) .

Der Erfindung liegt das Problem zugrunde, ein Herstellverfah¬ ren für eine DRAM-Zellenanordnung anzugeben, die als Spei¬ cherzellen Eintransistorspeicherzellen umfaßt, mit dem die für die lGBit-Generation erforderliche Packungsdichte erziel- bar ist.

Dieses Problem wird gelöst durch ein Verfahren zur Herstel¬ lung einer DRAM-Zellenanordnung gemäß Anspruch 1. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprü- chen hervor.

Auf ein Halbleitersubstrat, das eine erste Schicht, die von einem ersten Leitfähigkeitstyp dotiert ist, eine zweite Schicht, die von einem zweiten, zum ersten entgegengesetzten Leitfähigkeitstyp dotiert ist, und eine dritte Schicht, die vom ersten Leitfähigkeitstyp dotiert ist und die an eine

Hauptfläche des Halbleitersubstrats angren∑rt, umfaßt, werden eine erste Maskenschicht und eine zweite Maskenschicht aufge¬ bracht, die zueinander selektiv ätzbar sind. Die zweite Mas¬ kenschicht und die erste Maskenschicht werden gemeinsam strukturiert.

Durch selektives Ätzen wird die strukturierte erste Masken¬ schicht lateral unter die strukturierte zweite Maskenschicht zurückgeätzt. Anschließend wird die strukturierte zweite Maε- kenschicht entfernt.

An den Flanken der strukturierten ersten Maskenschicht werden Spacer aus einem Material gebildet, das zu dem Material der strukturierten ersten Maskenschicht selektiv ätzbar ist.

Es wird eine dritte Maskenschicht mit im wesentlichen konfor¬ mer Kantenbedeckung aufgebracht, die die gleichen Ätzeigen¬ schaften wie die die erste Maskenschicht aufweist. Die dritte Maskenschicht wird selektiv zu den Spacern zurückgeätzt, bis die Oberfläche der Spacer teilweise freigelegt ist. Dann wer¬ den die Spacer selektiv zur strukturierten ersten Masken¬ schicht und zur strukturierten dritten Maskenschicht ent¬ fernt.

Unter Verwendung der strukturierten ersten Maskenschicht und der strukcurierten dritten Maskenschicht als Ätzmaske werden erste Gräben, die jeweils streifenför ig sind und im wesent¬ lichen parallel verlaufen und die die erste Schicht, die zweite Schicht und die dritte Schicht durchtrennen, geätzt. Die ersten Gräben werden mit einer ersten Isolationsstruktur aufgefüllt.

Anschließend werden zweite Gräben, die jeweils streifenförmig sind und im wesentlichen parallel verlaufen, die die ersten Gräben kreuzen und die bis in die erste Schicht hineinrei¬ chen, ohne die erste Schicht zu durchtrennen, geätzt. Die zweiten Gräben werden mit einer zweiten Isolationsstruktur versehen.

Die ersten Isolationsstrukturen und die zweiten Isolati¬ onsstrukturen werden selektiv zu dem Halbleitermaterial ge- ätzt, bis an den Flanken der ersten Gräben und der zweiten Gräben die Oberfläche der strukturierten zweiten Schicht und dritten Schicht freigelegt sind.

Dann wird ein Gateoxid gebildet, das mindestens die freilie- gende Oberfläche der zweiten Schicht bedeckt. Anschließend wird zur Bildung von Gateelektroden eine leitfähige Schicht mit im wesentlichen konformer Kantenbedeckung erzeugt. Die leitfähige Schicht wird vorzugsweise aus dotiertem Polysili- ziu gebildet, da sich dieses Material mit guter Konformität abscheiden läßt. Sie kann alternativ aus Metallsilizid oder Metall, zum Beispiel Wolfram, oder aus einer Kombination die¬ ser Materialien mit dotiertem Polysilizium gebildet werden.

Die ersten Gräben werden mit einer kleineren Weite als die zweiten Gräben erzeugt. Die Dicke der leitfähigen Schicht wird so bemessen, daß die leitfähige Schicht die ersten Grä¬ ben auffüllt, die zweiten Gräben jedoch nicht auffüllt. Durch anisotropes Rückätzen der leitfähigen Schicht wird in den zweiten Gräben die Oberfläche der zweiten Iεolationsstruktur teilweise freigelegt. An den Flanken der zweiten Gräben ver¬ bleiben dabei dotierte leitfähige Spacer. Bei diesem ani¬ sotropen Rückätzen wird das in den ersten Gräben verbliebene leitfähige Material zwar ebenfalls angegriffen, die Oberflä¬ che der ersten Isolationsstrukturen in den ersten Gräben bleibt jedoch mit leitfähigem Material bedeckt. Auf diese

Weise ergeben sich die Gateelektroden als ringförmige Struk¬ turen aus leitfähigem Material, wobei der jeweils in den er-

sten Gräben angeordnete Teil der Struktur zwei benachbarten Gateelektroden angehört und diese herstellungsgemäß miteinan¬ der verbindet.

Die Gateelektroden werden schließlich mit einer dritten Iso¬ lationsstruktur abgedeckt. Die dritte Isolationsstruktur füllt die ersten Gräben und die zweiten Gräben oberhalb der Gateelektroden im wesentlich vollständig auf. In den zweiten Gräben isoliert die dritte Isolationsstruktur an gegenüber- liegenden Flanken angeordnete Gateelektroden. Anschließend wird das Kondensatordielektrikum und die Kondensatorplatte aufgebracht. Die dritte Iεolationsstruktur wird vorzugsweise ebenfalls durch Abscheidung einer Schicht mit im wesentlichen konformer Kantenbedeckung und Rückätzen der Schicht erzeugt.

Zur selbεtjustierenden Herstellung ist es wesentlich, daß sich die Weiten der ersten Gräben und der zweiten Gräben un¬ terscheiden, so daß die leitfähige Schicht die ersten Gräben auffüllt, die zweiten Gräben jedoch nicht. Dadurch wird die Strukturierung der Gateelektroden, die gleichzeitig die Wort¬ leitungen bilden, ohne ^' photolithographische Schritte ermög¬ licht. In diesem Verfahren werden nur zwei photolithographi¬ sche Schritte benötigt: die Strukturierung der ersten Masken- εchicht und der zweiten Maεkenschicht und die Ätzung der zweiten Gräben erfolgt jeweils mit einer lithographisch er¬ zeugten Maske. Diese Masken sind bezüglich ihrer Justierung jedoch völlig unkritisch.

Die strukturierte dritte Schicht bildet ein erstes Sour- ce/Drain-Gebiet von vertikalen MOS-Transistoren, die jeweils die Ausleεetransistoren der Eintransiεtorspeicherzellen der DRAM-Zellenanordnung darstellen. Die strukturierte erste Schicht bildet vergrabene Bitleitungen und daran angrenzende zweite Source/Drain-Gebiete der vertikalen MOS-Transiεtoren.

Zwischen dem ersten Source/Drain-Gebiet und dem zweiten Sour¬ ce/Drain-Gebiet bildet die strukturiertte zweite Schicht ein

Kanalgebiet, das von dem Gateoxid und der Gateelektrode ring¬ förmig umgeben wird. Die Gateelektroden von entlang einer Wortleitung benachbarten vertikalen MOS-Transistoren grenzen aneinander an und bilden gemeinsam die Wortleitung.

Der Speicherkondensator der Eintransistorspeicherzellen wird jeweils oberhalb der Hauptfläche gebildet. Er umfaßt einen Speicherknoten, der mit dem ersten Source/Drain-Gebiet elek¬ trisch verbunden ist. Der Speicherknoten kann sowohl planar als auch als mehr oder weniger komplizierte Polysilizium¬ struktur, wie es von den Stapelkondensatoren her bekannt ist, ausgebildet sein.

Auf der Hauptfläche wird gemäß einer Ausführungsform an der Oberfläche des dort angrenzenden, ersten Source/Drain-

Gebietes ein Kondensatordielektrikum und darüber eine Konden¬ satorplatte gebildet. Das an die Hauptfläche angrenzende er¬ ste Source/Drain-Gebiet wird in dieser Ausführungεform zu¬ sätzlich als Speicherknoten für den aus Kondensatorplatte, Kondensatordielektrikum und Source/Drain-Gebiet gebildeten Speicherkondensator verwendet. Um bei einer kleinen Fläche des Speicherknotens eine ausreichende Kapazität zu erzielen, ist es dabei vorteilhaft, als Kondensatordielektrikum ein Ma¬ terial mit einer relativen Dielektrizitätskonstante im Be- reich zwischen 100 und 1000 zu verwenden.

Die DRAM-Zellenanordnung wird vorzugsweise in einem Halblei¬ tersubstrat realisiert, das mindestenε in dem Bereich für die DRAM-Zellenanordnung monokristallines Silizium umfaßt. Das kann sowohl eine Scheibe durchgehend aus monokristallinem Si¬ lizium als auch ein SOI-Substrat, das auf einer Silizium¬ scheibe eine isolierende Schicht und darauf eine dünne mono¬ kristalline Siliziumschicht umfaßt, sein.

Die erfindungsgemäße DRAM-Zellenanordnung kann bei Verwendung des ersten Source/Drain-Gebietes alε Speicherknoten mit einer planaren Oberfläche oder mit einer Oberfläche mit einer fla-

chen Topologie hergestellt werden, so daß als Kondensatordie¬ lektrikum eine ferroelektrische Schicht oder paraelektrische Schicht verwendet werden kann. Ferroelektrische und paraelek¬ trische Schichten weisen eine hohe relative Dielektrizitäts- konstante e _r im Bereich von 500 bis 1000 auf. Wenn diese

Schichten durch Sputtern abgeεchieden werden, εind sie nur auf ebenen Oberflächen oder Oberflächen mit einer flachen To¬ pologie einsetzbar. Auch bei CVD- oder Sol-Gel-Verfahren mit besεerer Kantenbedeckung können durch die benötigte Dicke der Schichten keine komplizierten 3D-Strukturen hergestellt wer¬ den. Als Kondensatordielektrikum wird vorzugsweise Bariu - Strontium-Titanat, Strontium-Titanat oder Blei-Zirkon-Titanat verwendet. Ferner sind die aus WO 93/12542 bekannten Materia¬ lien alε Kondenεatordielektrikum geeignet. Mit diesen Dielek- trika mit hoher relativer Dielektrizitätskonstante kann die erforderliche Kapazität von 20 bis 30 fF auch auf einer Flä¬ che von etwa 0,1 bis 0,4 μm ² erzielt werden.

In dem erfindungsgemäßen Verfahren können die ersten Gräben mit einer Weite hergestellt werden, die geringer ist, alε es der minimal herstellbaren Strukturgröße F in der jeweiligen Technologie entspricht. Wird die erste Maskenεchicht und die zweite Maεkenεchicht εtreifenförmig mit einer Streifenbreite und einem Streifenabstand von einer minimalen Strukturgröße F, zum Beispiel 0,25 μm, in der jeweiligen Technologie struk¬ turiert, beträgt die Weite der ersten Gräben weniger als F/2, da als Maske die strukturierte erste Maskenεchicht gemeinεam mit der εtrukturierten dritten Maεkenεchicht verwendet wird und die Strukturgrößen in der εtrukturierten erεten Maεken- schicht und der strukturierten dritten Maskenschicht durch das Unterätzen der strukturierten ersten Maskenschicht, die Bildung der Spacer, die εelbεtjustierte Bildung der struktu¬ rierten dritten Maskenschicht und das Entfernen der Spacer unter F/2 reduziert werden.

Beträgt auch die Weite der zweiten Gräben eine minimale Strukturgröße F, zum Beispiel 0,25 μm, in der jeweiligen

Technologie, so läßt sich die DRAM-Zellenanordnung mit einem Platzbedarf pro Speicherzelle von 2F ² herstellen.

Es liegt im Rahmen der Erfindung, die Gebiete für die Sour- ce/Drain-Gebiete und das Kanalgebiet sowie die Bitleitungen als ganzflächige Schichten epitaktisch aufzuwachsen. Dabei kann, bei Verwendung eines Substrats, das im Bereich der DRAM-Zellenanordnung monokristallines Silizium umfaßt, zur Verbesserung der Leitfähigkeit der Bitleitungen unter den zweiten Source/Drain-Gebieten eine leitfähige Schicht aus epitaktisch aufgewachsenem CoSi ₂ erzeugt werden. Diese leit¬ fähige Schicht wird bei der Ätzung der ersten Gräben eben¬ falls durchtrennt und ist Bestandteil der Bitleitungen.

Im folgenden wird die Erfindung anhand eines Ausführungsbei- spiels, das in den Figuren dargestellt ist, näher erläutert.

Figur 1 zeigt ein Halbleitersubstrat mit einer strukturierten ersten Maskenschicht und einer strukturierten zweiten Maskenschicht.

Figur 2 zeigt das Halbleitersubεtrat nach Bildung einer Ätz- stopschicht, Spacern und einer dritten Maskenschicht.

Figur 3 zeigt das Halbleitersubstrat nach Strukturierung der dritten Maskenschicht, Entfernung der Spacer und Ät¬ zung erster Gräben.

Figur 4 zeigt einen Schnitt senkrecht zu dem in Figur 3 ge- zeigten Schnitt durch das Halbleitersubstrat nach der

Ätzung zweiter Gräben und Auffüllung der zweiten Grä¬ ben.

Figur 5 zeigt den in Figur 4 gezeigten Schnitt durch das Halbleitersubεtrat nach der Bildung eineε Gateoxids und der Abscheidung einer dotierten Polysilizium- schicht.

Figur 6 zeigt den in Figur 5 gezeigten Schnitt durch das

Halbleitersubεtrat nach Bildung der Gateelektrode und Fertigεtellung der Speicherkondensatoren.

Figur 7 zeigt den in Figur 6 mit VII-VII bezeichneten Schnitt durch das Halbleitersubstrat.

Figur 8 zeigt den in Figur 7 mit VIII-VIII bezeichneten Schnitt durch das Halbleitersubεtrat.

Ausgangsmaterial ist ein Substrat mit einem Bereich 1 aus zum Beispiel p-dotiertem, monokristallinem Silizium mit einer Do¬ tierstoffkonzentration von zum Beispiel 10 ¹⁷ cm ^"3 , das mit ei- ner ersten Schicht 2 aus n ⁺ -dotiertem Silizium mit einer Do- tierεtoffkonzentration von zum Beispiel 10 ²⁰ cm ^"3 , mit einer zweiten Schicht 3 aus p-dotiertem Silizium mit einer Dotier- stoffkonzentration von zum Beispiel 3 x 10 ¹⁷ cm ^"3 und einer dritten Schicht 4 aus n ⁺ -dotiertem Silizium mit einer Dotier- Stoffkonzentration von zum Beispiel 10 ²¹ cm ^"3 versehen ist (siehe Figur 1). Die erste Schicht 2, die zweite Schicht 3 und die dritte Schicht 4 werden vorzugsweise durch epitakti- sches Aufwachsen erzeugt. Die dritte Schicht 4 bildet eine Hauptfläche 5 des Substrats. Die erste Schicht 2 weist eine Dicke von zum Beispiel 500 nm, die zweite Schicht 3 eine Dik- ke von zum Beiεpiel 200 nm und die dritte Schicht 4 eine Dik- ke von zum Beiεpiel 100 nm auf.

Auf die Hauptfläche 5 werden eine erεte Maεkenεchicht 61 und eine zweite Maskenschicht 62 aufgebracht und strukturiert.

Die erste Maskenschicht 61 wird zum Beispiel aus Siθ2 in ei¬ nem TEOS-Verfahren in einer Dicke von 400 nm abgeschieden. Die zweite Maskenεchicht 62 wird zum Beiεpiel aus Si3N4 in einem CVD-Verfahren in einer Dicke von 50 nm abgeschieden.Zur Strukturierung der ersten Maskenschicht 61 und der zweiten

Maskenschicht 62 wird eine Photolackmaske (nicht dargestellt) verwendet. Die Strukturierung erfolgt in einem Trockenätzpro-

zeß unter Verwendung von CHF3, O2. Dabei wird die Hauptfläche 5 freigelegt.

Nach Entfernen der Photolackmaske wird durch selektives, zum Beispiel naßchemisches Ätzen mit NH4F, HF die strukturierte erste Maskenschicht 61 um zum Beispiel 65 nm unter die Kanten der strukturierten zweiten Maskenschicht 62 zurückgeätzt.

Nach Entfernen der strukturierten zweiten Maskenschicht 62 wird eine Ätzstopschicht 71 auε zum Beiεpiel Siθ2 in einem TEOS-Verfahren in einer Dicke von 20 nm abgeεchieden. Dann werden an εenkrechten Flanken der strukturierten ersten Mas¬ kenschicht 61 Spacer 72 aus zum Beispiel Si3N4 gebildet. Dazu wird eine Si3N4~Schicht in einem CVD-Verfahren in einer Schichtdicke von zum Beispiel 90 nm abgeschieden. Durch ani¬ sotropes Trockenätzen selektiv zu Si0 ₂ zum Beispiel mit CHF3, O2 werden die Spacer 72 gebildet (siehe Figur 2). Die Spacer 72 können auch aus Polysilizium gebildet werden.

Anschließend wird eine dritte Maskenεchicht 63' zum Beispiel aus Siθ2 in einem TEOS-Verfahren in einer Dicke von 200 nm abgeεchieden. Die dritte Maskenschicht 63' füllt die Zwi¬ schenräume zwischen benachbarten Spacern 72 vollständig auf.

Durch anisotropes Trockenätzen zum Beispiel mit CHF3, O2 wird die dritte Maskenεchicht 63' durch Rückätzen strukturiert. Der Ätzvorgang wird solange fortgesetzt, biε die Oberfläche der Spacer 72 im oberen Bereich freigelegt ist. Anschließend werden die Spacer 72 selektiv zur strukturierten dritten Mas- kenschicht 63 und zur strukturierten ersten Maεkenεchicht 61 zum Beiεpiel naßche iεch mit H3PO4 bei 155°C entfernt. Dabei wird zwischen den Teilen der strukturierten ersten Masken¬ schicht 61 und der strukturierten dritten Maεkenεchicht 63 die Oberfläche der Ätzstopschicht 71 freigelegt.

Unter Verwendung der εtrukturierten erεten Maεkenschicht 61 und der strukturierten dritten Maskenεchicht 63 als Ätzmaske

werden in einem anisotropen Trockenätzprozeß erεte Gräben 8 geätzt (siehe Figur 3). Dabei wird zunächst die Ätzstop¬ schicht 71 durch anisotropes Ätzen mit CHF3, O2 entfernt. Als Ätzprozeß für die Siliziumätzung iεt zum Beiεpiel HBr, NF ₃ , He, 0 ₂ geeignet. Die erεten Gräben 8 werden mit einer Tiefe von zum Beiεpiel 1000 nm erzeugt. Damit reichen die erεten Gräben 8 bis in den p-dotierten Bereich 1 des Halbleiter¬ substrats. Die ersten Gräben 8 durchtrennen die erste Schicht 2, die zweite Schicht 3 und die dritte Schicht 4. Parallel zur Hauptfläche 5 weisen die ersten Gräben 8 einen streifen- förmigen Querεchnitt auf. Die ersten Gräben 8 verlaufen im wesentlichen parallel über daε gesamte Zellenfeld. Die ersten Gräben 8 weisen eine Weite von zum Beispiel 90 nm und eine Länge von 64 μm auf. Der Abstand zwischen den Mitten benac - barter erster Gräben 8 beträgt zum Beispiel 250 nm, das ent¬ spricht der minimalen Strukturgröße F = 250 nm in der verwen¬ deten Technologie.

Durch naßchemisches Ätzen zum Beispiel mit NH ₄ F(30%) /HF(6%) werden anschließend die strukturierte erste Maskenεchicht 61 und die εtrukturierte dritte Maεkenschicht 63 entfernt.

Durch Abscheidung einer Si0 ₂ -Schicht in einem TEOS-Verfahren mit einer Schichtdicke von 100 nm werden die ersten Gräben 8 mit einer ersten Isolationsεtruktur 9 aufgefüllt. Zur Bildung der erεten Iεolationsstruktur 9 wird die Si0 ₂ -Schicht rückge¬ ätzt und planarisiert, biε außerhalb der Gräben 8 die Hauptfläche 5 freigelegt wird. Daε Rückätzen erfolgt in einem Trockenätzprozeß, zum Beispiel mit CHF ₃ , 0 ₂ .

Anschließend wird eine weitere Maske mit Hilfe photolithogra¬ phischer Verfahren erzeugt, die als Ätzmaske zum Ätzen zwei¬ ter Gräben 10 verwendet wird (siehe Figur 4) . Zur Bildung der zweiten Gräben 10 muß ein Ätzverfahren verwendet werden, das Silizium selektiv zu Si0 ₂ angreift. Insbesondere ist dazu HBr, Cl ₂ , He, 0 ₂ geeignet. Die zweiten Gräben 10 verlaufen zum Beispiel senkrecht zu den ersten Gräben 8 (Figur 4 zeigt

einen zu Figur 3 senkrechten Schnitt durch die Anordnung) . Um später Kurzschlüsse zu vermeiden, ist es wesentlich, daß bei der Ätzung der zweiten Gräben 10 das Silizium an Seitenwänden der ersten Iεolationsstruktur 9 rückstandsfrei entfernt wird. Um dieses sicherzuεtellen, kann nach dem anisotropen Trok- kenätzen noch ein Naßätzschritt mit zum Beispiel Cholin ange¬ fügt werden. Die zweiten Gräben 10 werden in einer Tiefe von zum Beispiel 500 nm geätzt. Die zweiten Gräben 10 reichen bis in die erste Schicht 2 hinein, ohne dieεe jedoch zu durch- trennen. In der fertigen DRAM-Zellenanordnung wirkt der durchgehende Teil der erεten Schicht 2 jeweilε alε Bitlei- tung. Parallel zur Hauptfläche 5 weiεen die zweiten Gräben 10 einen streifenförmigen Querschnitt auf. Sie verlaufen im we¬ sentlichen parallel und weisen eine Weite von 250 nm und eine Länge von 128 μm auf. Der Abεtand der Mitten benachbarter zweiter Gräben 10 beträgt zum Beiεpiel 500 n , daε heißt 2F.

Nach Entfernen der Maske werden die zweiten Gräben 10 durch Abscheidung einer Si0 ₂ -Schicht 11' in einem TEOS-Verfahren in einer Schichtdicke von zum Beispiel 300 nm aufgefüllt.

Durch anisotropeε Trockenätzen, zum Beiεpiel mit CHF ₃ , 0 ₂ wird die Si0 ₂ -Schicht 11' rückgeätzt. Dabei werden in den zweiten Gräben 10 zweite Isolationsstrukturen 11 gebildet (siehe Figur 5) . Der anisotrope Trockenätzprozeß greift SiO_ selektiv zu Silizium an. Der Ätzprozeß wird fortgesetzt, bis die Oberfläche der zweiten Isolationεstrukturen 11 400 nm un¬ ter der Hauptfläche 5 liegt. In diesem Trockenätzprozeß wer¬ den auch die ersten Isolationεstrukturen 9 angegriffen, deren Oberfläche nach dem Trockenätzprozeß in der gleichen Höhe wie die der zweiten Iεolationεεtruktur 11 liegt. Bei dem Rückät¬ zen werden in den erεten Gräben 8 und in den zweiten Gräben 10 die an die Flanken deε jeweiligen Grabenε angrenzenden Oberflächen der dritten Schicht 4 und der zweiten Schicht 3 vollεtändig freigelegt. Fallε erforderlich kann dieses durch einen zusätzlichen Naßätzεchritt, zum Beiεpiel mit HF(1%) si¬ chergestellt werden.

Zur Bildung eines Gateoxidε 12 an der Oberfläche der zweiten Schicht 3 wird anεchließend eine thermiεche Oxidation bei zum Beiεpiel 800°C durchgeführt. Das Gateoxid 12 wird in einer Dicke von zum Beispiel 5 nm gebildet. Bei der thermischen

Oxidation bildet sich an allen freiliegenden Siliziumoberflä¬ chen eine 5 nm dicke Si0 ₂ -Schicht. Schließlich wird eine in situ dotierte Polysiliziumschicht 13' abgeεchieden. Die do¬ tierte Polyεiliziumεchicht, die zum Beiεpiel durch Phosphor n-dotiert ist mit einer Dotierstoffkonzentration von 10 ²¹ cm ^"3 , wird in einer Dicke von 80 nm abgeschieden (siehe Figur 5). Die dotierte Polysiliziumεchicht 13' wird mit konformer Kantenbedeckung abgeεchieden. Dadurch werden die zweiten Gr ¬ ben 10 nicht aufgefüllt. Die erεten Gräben 8, die eine gerin- gere Weite als die zweiten Gräben 10 aufweisen, werden dabei jedoch aufgefüllt.

Zur Bildung von Gateelektroden 13 wird die dotierte Polysili¬ ziumschicht 13' in einem anisotropen Trockenätzprozeß rückge- ätzt. Dabei wird in den zweiten Gräben 10 die Oberfläche der zweiten Isolationεεtruktur 11 freigelegt. Der in den zweiten Gräben 10 angeordnete Teil der Gateelektroden 13 entsteht als Spacer entlang der Flanken der zweiten Gräben 10. Die ani¬ sotrope Ätzung erfolgt zum Beispiel mit HBr, Cl ₂ , He, 0 ₂ , wo- bei eine Polysiliziumdicke von 150 nm geätzt wird. Daε heißt, die Ätzung iεt stark überzogen, so daß die mit Gateoxid be¬ deckten Flanken der dritten Schicht 4 im Bereich der zweiten Gräben 10 freigelegt werden (siehe Figur 6) . Die bei der Ga- teoxidation gebildete dünne Si0 ₂ -Schicht an der Oberfläche der dritten Schicht 4 im Bereich der Hauptfläche 5 wirkt bei dem anisotropen Ätzen als Ätzstop.

Bei der anisotropen Ätzung zur Bildung der Gateelektroden 13 wird die dotierte Polysiliziumεchicht 13' in den erεten Grä- ben 8, die von der dotierten Polyεiliziumεchicht 13' aufge¬ füllt εind, bis unterhalb der Höhe der Hauptfläche 5 rückge¬ ätzt (siehe Figur 6 und Figur 8) . Die Gateelektroden 13 umge-

ben jeweils ein durch zwei benachbarte erste Gräben und zwei benachbarte zweite Gräben begrenztes Teil der zweiten Schicht 3 ringförmig (siehe Figur 7) . Wegen der geringeren Weite der ersten Gräben 8 sind benachbarte Gateelektroden 13 über den im jeweiligen ersten Graben 8 angeordneten Teil miteinander verbunden.

Es wird eine weitere Si0 ₂ -Schicht in einem TEOS-Verfahren in einer Ξchichtdicke von zum Beispiel 150 nm abgeschieden und in einem Trockenätzverfahren anisotrop rückgeätzt. Dadurch werden dritte Isolationεεtrukturen 14 erzeugt. Die dritten Isolationsstrukturen 14 isolieren Gateelektroden 13, die an gegenüberliegenden Flanken ein- und desεelben zweiten Grabens 10 angeordnet sind, gegeneinander (siehe Figur 6) . In den er- sten Gräben decken die dritten Iεolationεεtrukturen 14 die Gateelektroden 13 ab(siehe Figur 8). Die zweiten Gräben 10 werden ebenfalls durch die dritten Isolationεεtrukturen 14 im wesentlichen aufgefüllt (siehe Figur 6). Es verbleibt ledig¬ lich eine geringe Unebenheit, die durch Abscheidung der Si0 ₂ - Schicht in größerer Dicke vermieden werden kann.

Anschließend wird ein Kondensatordielektrikum 15 aufgebracht. Das Kondensatordielektrikum 15 wird aus einem Material mit hoher relativer Dielektrizitätskonεtante ε _r erzeugt. Vorzugs- weise wird das Kondensatordielektrikum 15 aus Barium-Stron- tium-Titanat, Strontium-Titanat oder Blei-Zirkon-Titanat ge¬ bildet . Diese ferroelektrischen und paraelektriεchen Schich¬ ten werden zum Beispiel durch Sputtern, im CVD-Verfahren oder Sol-Gel-Verfahren aufgebracht. Das Kondensatordielektrikum 15 wird in einer Schichtdicke von zum Beispiel 50 nm erzeugt.

In Fällen, in denen eine Beeinträchtigung des Siliziums der dritten Schicht 4 durch das Material des Kondensatordielek- triku s 15 zu befürchten ist, liegt es im Rahmen der Erfin- d ng, zwischen der dritten Schicht 4 und dem Kondensatordie¬ lektrikum 15 eine Zwischenεchicht aus zum Beispiel TiN, Pt, W oder Ru0 ₂ vorzusehen.

Für den Fall, daß Leckεtrö e in dem Kondensatordielektrikum für eine Speicheranwendung nicht hinnehmbar sind, kann das Kondensatordielektrikum strukturiert werden. Dazu ist jedoch eine zusätzliche Maske erforderlich.

Auf das Kondensatordielektrikum wird ganzflächig eine Konden¬ satorplatte 16 aufgebracht. Dazu wird eine leitfähige Schicht, zum Beispiel aus TiN, Pt, W, Ru0 ₂ oder n ^* -dotiertem Polysilizium abgeschieden. Die Kondensatorplatte 16 wird in einer Dicke von zum Beispiel 100 nm gebildet.

In der DRAM-Zellenanordnung umfaßt jede Speicherzelle einen Auslesetransiεtor, der auε dem vertikalen MOS-Transistor, der jeweils durch benachbarte erste Gräben und benachbarte zweite Gräben begrenzt ist und den dort angeordneten Teil der ersten Schicht 2 als Source/Drain-Gebiet, der zweiten Schicht 3 als Kanalgebiet und der dritten Schicht 4 als Source/Drain-Gebiet umfaßt. Der durchgehende Teil der ersten Schicht 2 (siehe Fi- gur 6) wirkt als Bitleitung. Senkrecht zur Bitleitungsrich¬ tung benachbarte Gateelektroden 13, die im Bereich der ersten Gräben 8 miteinander verbunden sind, bilden vergrabene Wort¬ leitungen. In Bitleitungsrichtung benachbarte Wortleitungen sind durch die dritte Isolationsstruktur gegeneinander iso- liert. Die Speicherzellen umfa'ssen ferner einen Speicherkon¬ densator, der aus dem jeweiligen Teil der dritten Schicht 4 als Speicherknoten, dem Kondensatordielektrikum 15 und der Kondensatorplatte 17 gebildet wird.

Zur Herstellung der DRAM-Zellenanordnung sind nur zwei Masken erforderlich: die erste Maske zur Strukturierung der ersten Maskenschicht und der zweiten Maskenschicht, die zweite Maske zum Ätzen der zweiten Gräben 10. Werden die Strukturen in beiden Masken entsprechend der minimal herstellbaren Struk- turgröße F in der jeweiligen Technologie hergeεtellt, so be¬ trägt der Abstand der Mitten benachbarter erster Gräben 8 F und zweiter Gräben 10 2F und es ergibt sich pro Speicherzelle

ein Platzbedarf von 2F ² . Bei Zugrundelegen einer Technologie it F = 0,25 μm ergibt εich ein Platzbedarf pro Speicherzelle von 0,125 μm ² . Die beiden verwendeten lithographisch erzeug¬ ten Masken sind bezüglich ihrer Juεtierung unkritiεch. Zur Strukturierung der Gateelektroden und damit der Wortleitung iεt keine weitere Maεke erforderlich.