図1は、本発明の実施例1にかかるミキサ� �構成を示す図である。図1に示すように、ミ� ��サ10は、CMOS構造のミキサ回路11と、このミ� �サ回路11の出力特性の線形範囲を補償する線 形範囲補償回路12を備えている。

 ミキサ回路11は、等価的にIoの電流源とな る第1のPMOSトランジスタ21と、第1の差動対を� ��成する第2のPMOSトランジスタ22および第3のPM OSトランジスタ23と、第1のカレントミラー回� ��を構成する第1のNMOSトランジスタ24および第 2のNMOSトランジスタ25と、第2のカレントミラ� ��回路を構成する第3のNMOSトランジスタ26およ び第4のNMOSトランジスタ27を備えている。ま� �、ミキサ回路11は、第2の差動対を構成する� �5のNMOSトランジスタ28および第6のNMOSトラン� �スタ29と、第3の差動対を構成する第7のNMOSト ランジスタ30および第8のNMOSトランジスタ31と 、第1の負荷抵抗32と、第2の負荷抵抗33を備え ている。

 第1のPMOSトランジスタ21のソース端子は、 電源電位VDDが印加される電源ラインに接続さ れている。第1のPMOSトランジスタ21のゲート� �子には、バイアス(bias1)が印加される。この� ��イアス(bias1)の値は、第1のPMOSトランジスタ2 1が所望の電流を流すように、適宜、選択さ� �る。第1のPMOSトランジスタ21のドレイン端子� ��、第2のPMOSトランジスタ22および第3のPMOSト� ��ンジスタ23の各ソース端子に接続されてい� �。

 第2のPMOSトランジスタ22のゲート端子には 、入力信号INが入力する。第2のPMOSトランジ� �タ22のドレイン端子は、第1のNMOSトランジス� ��24のドレイン端子に接続されている。第1のN MOSトランジスタ24のゲート端子は、自身のド� ��イン端子に接続されている。第1のNMOSトラ� �ジスタ24のソース端子は、接地電位VSSが印加 される接地ラインに接続されている。

 第3のPMOSトランジスタ23のゲート端子には 、入力信号INの反転信号(以下、入力反転信号 とする)INXが入力する。第3のPMOSトランジスタ 23のドレイン端子は、第3のNMOSトランジスタ26 のドレイン端子に接続されている。第3のNMOS� ��ランジスタ26のゲート端子は、自身のドレ� �ン端子に接続されている。第3のNMOSトランジ スタ26のソース端子は、接地ラインに接続さ� ��ている。

 第1の負荷抵抗32および第2の負荷抵抗33の� ��一端は、電源ラインに接続されている。第1 の負荷抵抗32の他端は、第5のNMOSトランジス� �28および第7のNMOSトランジスタ30の各ドレイ� �端子に接続されている。第2の負荷抵抗33の� �端は、第8のNMOSトランジスタ31および第6のNMO Sトランジスタ29の各ドレイン端子に接続され ている。

 第5のNMOSトランジスタ28および第8のNMOSト� ��ンジスタ31の各ゲート端子には、局発信号Lo が入力する。第6のNMOSトランジスタ29および� �7のNMOSトランジスタ30の各ゲート端子には、� ��発信号Loの反転信号(以下、局発反転信号と� ��る)LoXが入力する。第5のNMOSトランジスタ28� �ドレイン端子からは、出力信号OUTが出力さ� �る。第8のNMOSトランジスタ31のドレイン端子� ��らは、出力信号OUTの反転信号(以下、出力反 転信号とする)OUTXが出力される。

 第5のNMOSトランジスタ28および第6のNMOSト� ��ンジスタ29の各ソース端子は、第2のNMOSトラ ンジスタ25のドレイン端子に接続されている� ��第2のNMOSトランジスタ25のゲート端子は、第 1のNMOSトランジスタ24のゲート端子に接続さ� �ている。第2のNMOSトランジスタ25のソース端� ��は、接地ラインに接続されている。

 第8のNMOSトランジスタ31および第7のNMOSト� ��ンジスタ30の各ソース端子は、第4のNMOSトラ ンジスタ27のドレイン端子に接続されている� ��第4のNMOSトランジスタ27のゲート端子は、第 3のNMOSトランジスタ26のゲート端子に接続さ� �ている。第4のNMOSトランジスタ27のソース端� ��は、接地ラインに接続されている。

 線形範囲補償回路12は、電流源となる第4� ��PMOSトランジスタ41および第5のPMOSトランジ� �タ42と、第3の負荷抵抗43と、第4の負荷抵抗44 と、オペアンプ45を備えている。第3の負荷抵 抗43の一端は、出力信号OUTの信号ラインに接� ��されている。第4の負荷抵抗44の一端は、出� ��反転信号OUTXの信号ラインに接続されている 。第3の負荷抵抗43および第4の負荷抵抗44の各 他端は、オペアンプ45の非反転入力端子に共� ��接続されている。オペアンプ45の反転入力� �子には、基準電圧Vrefが印加される。

 オペアンプ45は、その出力端子から、出� �信号OUTおよび出力反転信号OUTXの中点電圧と� ��基準電圧Vrefの差に応じた電圧を出力する。 基準電圧Vrefは、出力信号OUTおよび出力反転� �号OUTXの中点電圧が所望の値になるように、� ��宜、選択される。オペアンプ45の出力端子� �、第4のPMOSトランジスタ41および第5のPMOSト� �ンジスタ42の各ゲート端子に接続されている 。第4のPMOSトランジスタ41および第5のPMOSトラ ンジスタ42の各ソース端子は、電源ラインに� ��続されている。第4のPMOSトランジスタ41のド レイン端子は、第2のNMOSトランジスタ25のド� �イン端子に接続されている。

 第5のPMOSトランジスタ42のドレイン端子は 、第4のNMOSトランジスタ27のドレイン端子に� �続されている。従って、第4のPMOSトランジス タ41および第5のPMOSトランジスタ42は、それぞ れ、オペアンプ45の出力電圧をバイアスとし� ��その電圧に応じた電流を、第2のNMOSトラン� �スタ25および第4のNMOSトランジスタ27を流れ� �電流の一部として流す。

 次に、図1に示す回路の動作について説明 する。第1のPMOSトランジスタ21が流す電流量� �2Ioとし、その半分のIoが第1のNMOSトランジス� ��24と第3のNMOSトランジスタ26にそれぞれ流れ� ��とする。第1のNMOSトランジスタ24と第2のNMOS� ��ランジスタ25、および第3のNMOSトランジスタ 26と第4のNMOSトランジスタ27は、それぞれカレ ントミラー回路を構成しているので、第2のNM OSトランジスタ25および第4のNMOSトランジスタ 27にもIoの電流が流れる。

 オペアンプ45の出力電圧によって第4のPMOSト ランジスタ41と第5のPMOSトランジスタ42が流す 電流量をIbとすると、第1の負荷抵抗32を流れ� ��電流量および第2の負荷抵抗33を流れる電流� ��は、[Io-Ib]となる。第1の負荷抵抗32および第 2の負荷抵抗33の各抵抗値をRとすると、このR� ��よる電圧降下量Vbは、次の(1)式で表される� �Vbは、電源電位VDDと、出力信号OUTおよび出力 反転信号OUTXの中点電圧との差になる。
 Vb=R・(Io-Ib) ・・・(1)

 差動対を構成する第2のPMOSトランジスタ22お よび第3のPMOSトランジスタ23のトランスコン� �クタンスgmが高い場合、Ibがゼロであり、Io� �最小値Iminとなるときに、出力信号OUTおよび� ��力反転信号OUTXの中点電圧が最適になるよう に設計する。[Io=Imin]および[Ib=0]であるので、 前記(1)式より、Vbは、次の(2)式で表される。� ��た、Iminは、次の(3)式で表される。例えば、 Vbが1Vであり、Rが1kωであれば、Iminは1mAとな� �。
 Vb=R・(Imin-0)=R・Imin ・・・(2)
 Imin=Vb/R ・・・(3)

 上述したように設計されたミキサにおいて� ��トランスコンダクタンスgmが典型的であり� �Ioが[1.4×Imin]である場合には、出力信号OUTお� ��び出力反転信号OUTXの中点電圧が最適になる ようにIbが調整される。[Io=1.4×Imin]であるの� �、前記(1)式より、Vbは、次の(4)式で表される 。(3)式および(4)式より、Ibは、次の(5)式で表� ��れる。従って、Vbは、次の(6)式で表される� �
 Vb=R・(1.4×Imin-Ib) ・・・(4)
 Ib=1.4×Imin-Vb/R=1.4×Imin-Imin=0.4×Imin
 ・・・(5)
 Vb=R・(1.4×Imin-0.4×Imin)=R・Imin ・・・(6)

 また、トランスコンダクタンスgmが低く、Io が[2×Imin]である場合には、出力信号OUTおよび 出力反転信号OUTXの中点電圧が最適になるよ� �にIbが調整される。[Io=2×Imin]であるので、前 記(1)式より、Vbは、次の(7)式で表される。(3)� ��および(7)式より、Ibは、次の(8)式で表され� �。従って、Vbは、次の(9)式で表される。
 Vb=R・(2×Imin-Ib) ・・・(7)
 Ib=2×Imin-Vb/R=2×Imin-Imin=Imin ・・・(8)
 Vb=R・(2×Imin-Imin)=R・Imin ・・・(9)

 このように、トランスコンダクタンスgm� �ばらついても、第1の負荷抵抗32および第2の� ��荷抵抗33に[Io-Ib=Imin]の電流が流れるように� �線形範囲補償回路12により流れる電流の値Ib� ��調整される。それによって、Vbは、常に[R・ Imin]の一定値に保たれる。つまり、出力信号O UTおよび出力反転信号OUTXの中点電圧が常に一 定値に保たれる。

 図2~図4に、電源電圧を3Vとし、Vbを1Vとし� ��基準電圧Vrefを2Vとした場合について、Ioが� �適である場合(図2)、トランスコンダクタン� �gmの補償のためにIoが小さい場合(図3)、およ� ��トランスコンダクタンスgmの補償のためにIo が大きい場合(図3)の出力特性のシミュレーシ ョン結果を示す。これらの図に示すように、 いずれの場合においても、線形範囲補償回路 12により、出力信号OUTおよび出力反転信号OUTX の中点電圧が2Vに調整され、それによって、1 .8Vの広い線形範囲が得られていることがわか る。

 比較のため、図1に示す回路から線形範囲 補償回路12を除いた構成のミキサについて、� ��様のシミュレーションを行った結果を図5お よび図6に示す。トランジスタのサイズや負� �抵抗の抵抗値など、ミキサの電気的特性を� �めるパラメータは、図1に示すミキサのシミ� ��レーション時と同じである。Ioが最適であ� �場合のシミュレーション結果は、図2と同様� ��あり、1.8Vの線形範囲が得られる。

 それに対して、図5に示すように、トラン スコンダクタンスgmの補償のためにIoが小さ� �場合には、出力信号OUTおよび出力反転信号OU TXの中点電圧が2.3Vになり、線形範囲が1.1Vと� �くなってしまう。また、図6に示すように、� ��ランスコンダクタンスgmの補償のためにIoが 大きい場合には、出力信号OUTおよび出力反転 信号OUTXの中点電圧が1.5Vになり、線形範囲が1 .0Vとさらに狭くなってしまう。

 図7は、本発明の実施例2にかかるミキサ� �構成を示す図である。図7に示すように、実� ��例2は、ミキサ50のミキサ回路13の構成が実� �例1と異なる。以下、実施例1と異なる構成に ついてのみ説明し、実施例1と同様の構成に� �いては実施例1と同一の符号を付して重複す� ��説明を省略する。

 ミキサ回路13には、第1のカレントミラー� ��路(第1のNMOSトランジスタと第2のNMOSトラン� �スタ)および第2のカレントミラー回路(第3のN MOSトランジスタと第4のNMOSトランジスタ)が設 けられていない。その代わりに、ミキサ回路 13は、第9のNMOSトランジスタ34および第10のNMOS トランジスタ35を電流源として有する。

 第9のNMOSトランジスタ34において、そのド レイン端子およびソース端子は、それぞれ、 第2のPMOSトランジスタ22のドレイン端子およ� �接地ラインに接続されている。第9のNMOSトラ ンジスタ34のゲート端子には、バイアス(bias2) が印加される。第10のNMOSトランジスタ35にお� ��て、そのドレイン端子およびソース端子は� ��それぞれ、第3のPMOSトランジスタ23のドレイ ン端子および接地ラインに接続されている。 第9のNMOSトランジスタ34のゲート端子には、� �イアス(bias2)が印加される。このバイアス(bia s2)の値は、第9のNMOSトランジスタ34および第10 のNMOSトランジスタ35が所望の電流を流すよう に、適宜、選択される。

 また、第2の差動対を構成する第5のNMOSト� ��ンジスタ28および第6のNMOSトランジスタ29の� ��ソース端子は、第9のNMOSトランジスタ34のド レイン端子に接続されている。第3の差動対� �構成する第7のNMOSトランジスタ30および第8の NMOSトランジスタ31の各ソース端子は、第10のN MOSトランジスタ35のドレイン端子に接続され� ��いる。さらに、線形範囲補償回路12の第4のP MOSトランジスタ41のドレイン端子は、第9のNMO Sトランジスタ34のドレイン端子に接続されて いる。線形範囲補償回路12の第5のPMOSトラン� �スタ42のドレイン端子は、第10のNMOSトランジ スタ35のドレイン端子に接続されている。

 次に、図7に示す回路の動作について説明 する。第1のPMOSトランジスタ21が流す電流量� �2Ioとし、その半分のIoが第9のNMOSトランジス� ��34と第10のNMOSトランジスタ35へそれぞれ流れ るとする。また、第9のNMOSトランジスタ34お� �び第10のNMOSトランジスタ35が2Ioの電流を流す とする。この場合、第2の差動対(第5のNMOSト� �ンジスタ28と第6のNMOSトランジスタ29)および� ��4のPMOSトランジスタ41から第9のNMOSトランジ� ��タ34のドレイン端子へIoの電流が流れる。同 様に、第3の差動対(第7のNMOSトランジスタ30と 第8のNMOSトランジスタ31)および第5のPMOSトラ� �ジスタ42から第10のNMOSトランジスタ35のドレ� ��ン端子へIoの電流が流れる。

 第4のPMOSトランジスタ41および第5のPMOSト� ��ンジスタ42が流す電流量をIbとすると、第1� �負荷抵抗32を流れる電流および第2の負荷抵� �33を流れる電流の各値は、実施例1と同様に� �[Io-Ib]となる。これより、第1の負荷抵抗32お� ��び第2の負荷抵抗33の各抵抗値をRとすると、 前記(1)式が得られる。従って、実施例1と同� �に、実施例2においても、トランスコンダク� ��ンスgmが高い場合、典型的である場合およ� �低い場合について、前記(2)式~(9)式が成り立� ��ので、トランスコンダクタンスgmがばらつ� �ても、出力信号OUTおよび出力反転信号OUTXの� ��点電圧が常に一定値に保たれる。

 図8は、本発明の実施例3にかかるミキサ� �構成を示す図である。図8に示すように、実� ��例3は、ミキサ60のミキサ回路14および線形� �囲補償回路15の構成が実施例1と異なる。以� �、実施例1と異なる構成についてのみ説明し� ��実施例1と同様の構成については実施例1と� �一の符号を付して重複する説明を省略する� �

 ミキサ回路14において、第11のNMOSトラン� �スタ36と第12のNMOSトランジスタ37が追加され� ��いる。第11のNMOSトランジスタ36のドレイン� �子は、第1のカレントミラー回路を構成する� ��1のNMOSトランジスタ24のドレイン端子に接続 されている。第12のNMOSトランジスタ37のドレ� ��ン端子は、第2のカレントミラー回路を構成 する第3のNMOSトランジスタ26のドレイン端子� �接続されている。第11のNMOSトランジスタ36お よび第12のNMOSトランジスタ37の各ゲート端子� ��、線形範囲補償回路15のオペアンプ45の出力 端子に接続されている。

 従って、第11のNMOSトランジスタ36および� �12のNMOSトランジスタ37は、それぞれ、オペア ンプ45の出力電圧をバイアスとし、その電圧� ��応じた電流を流す。第11のNMOSトランジスタ3 6および第12のNMOSトランジスタ37の各ソース端 子は、接地ラインに接続されている。線形範 囲補償回路15においては、オペアンプ45の非� �転入力端子に基準電圧Vrefが印加され、反転� ��力端子に第3の負荷抵抗43の他端と第4の負荷 抵抗44の他端が共通接続されている。線形範� ��補償回路15は、第4のPMOSトランジスタおよび 第5のPMOSトランジスタのない構成となってい� ��。

 次に、図8に示す回路の動作について説明 する。第1のPMOSトランジスタ21が流す電流量� �2Ioとし、その半分のIoが第1のNMOSトランジス� ��24と第3のNMOSトランジスタ26へ向かってそれ� ��れ流れるとする。また、オペアンプ45の出� �電圧によって第11のNMOSトランジスタ36と第12� ��NMOSトランジスタ37が流す電流量をIbとする� �

 この場合、第2のPMOSトランジスタ22および 第3のPMOSトランジスタ23の各ドレイン端子か� �流れるIoの電流のうち、Ibが第11のNMOSトラン� ��スタ36および第12のNMOSトランジスタ37へ流れ ることになる。つまり、第1のNMOSトランジス� ��24および第3のNMOSトランジスタ26には、[Io-Ib] の電流が流れることになり、それらとカレン トミラー回路を構成する第2のNMOSトランジス� ��25および第4のNMOSトランジスタ27に流れる電� ��も[Io-Ib]となる。

 従って、第1の負荷抵抗32を流れる電流お� ��び第2の負荷抵抗33を流れる電流の各値は、� ��施例1と同様に、[Io-Ib]となる。これより、� �1の負荷抵抗32および第2の負荷抵抗33の各抵� �値をRとすると、前記(1)式が得られる。従っ� ��、実施例1と同様に、実施例3においても、� �ランスコンダクタンスgmが高い場合、典型的 である場合および低い場合について、前記(2) 式~(9)式が成り立つので、トランスコンダク� �ンスgmがばらついても、出力信号OUTおよび出 力反転信号OUTXの中点電圧が常に一定値に保� �れる。

 図9は、本発明にかかる線形範囲補償回路 をバッファに適用した実施例4の構成を示す� �である。図9に示すように、バッファ70は、� �ッファ回路16と線形範囲補償回路12を備えて� ��る。バッファ回路16の構成は、一部を除い� �、実施例1のミキサ回路11の構成と同じであ� �。線形範囲補償回路12は、実施例1と同じ構� �のものである。以下、実施例1と異なる構成� ��ついてのみ説明し、実施例1と同様の構成に ついては実施例1と同一の符号を付して重複� �る説明を省略する。

 バッファ回路16には、第2の差動対(第5のNM OSトランジスタおよび第6のNMOSトランジスタ)� ��よび第3の差動対(第7のNMOSトランジスタおよ び第8のNMOSトランジスタ)が設けられていない 。その代わりに、バッファ回路16は、第13のNM OSトランジスタ38および第14のNMOSトランジス� �39を有する。

 第13のNMOSトランジスタ38において、その� �レイン端子およびソース端子は、それぞれ� �第1の負荷抵抗32の他端および第2のNMOSトラン ジスタ25のドレイン端子に接続されている。� ��13のNMOSトランジスタ38のドレイン端子から� �、出力信号OUTが出力される。第13のNMOSトラ� �ジスタ38のゲート端子には、バイアス(bias2)� �印加される。

 第14のNMOSトランジスタ39において、その� �レイン端子およびソース端子は、それぞれ� �第2の負荷抵抗33の他端および第4のNMOSトラン ジスタ27のドレイン端子に接続されている。� ��14のNMOSトランジスタ39のドレイン端子から� �、出力反転信号OUTXが出力される。第14のNMOS� ��ランジスタ39のゲート端子には、バイアス(b ias2)が印加される。このバイアス(bias2)の値は 、第13のNMOSトランジスタ38および第14のNMOSト� ��ンジスタ39が所望の電流を流すように、適� �、選択される。図9に示す回路の動作につい� ��は、実施例1と同じであるので、説明を省略 する。

 実施例1~3によれば、ミキサ回路11,13,14の� �力電圧の中点電圧が、広い線形範囲が得ら� �る場合の中点電圧よりも高いときに、負荷� �抗32,33での電圧降下量が大きくなり、線形範 囲が広くなるように、ミキサ回路11,13,14の出� ��電圧の中点電圧が制御される。また、ミキ� ��回路11,13,14の出力電圧の中点電圧が、広い� �形範囲が得られる場合の中点電圧よりも低� �ときに、負荷抵抗32,33での電圧降下量が小さ くなり、線形範囲が広くなるように、ミキサ 回路11,13,14の出力電圧の中点電圧が制御され� ��。従って、CMOS構造を有し、安価で、広い線 形性を有するミキサ10,50,60が得られるという� ��果を奏する。実施例4のバッファ70において� ��同様の効果が得られる。

 例えば、1.8Vの線形範囲を確保できるよう な従来のミキサにおいて、トランスコンダク タンスgmが±30%ばらつくと、トランスコンダ� �タンスgmを補償するための電流のばらつきに より、線形範囲が1V程度まで劣化してしまう� ��それに対して、実施例によれば、その劣化� ��ないので、従来に比べて1.8倍程度の線形範� ��を確保することができる。温度変動を考慮� ��ると、トランスコンダクタンスgmのばらつ� �は、±50%倍程度に達するので、さらに効果が 増す。

 また、実施例1によれば、Ioの電流源が等� ��的に2個あり、Ioの電流源に相当するダイオ� ��ド接続トランジスタが1個あるので、ノイズ 発生量を合計で3Inに抑えることができるとい う効果が得られる。また、実施例2によれば� �実施例1よりもトランジスタが2個少なくて済 むという効果が得られる。さらに、実施例3� �よれば、実施例1よりも消費電流が少ないと� ��う効果が得られる。