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Title:
MULTIPLE-CHANNEL SELF-ALIGNMENT TRANSISTOR FABRICATED BY DOUBLE SELF-ALIGNMENT PROCESS AND ITS MANUFACTURING METHOD
Document Type and Number:
WIPO Patent Application WO/2009/031377
Kind Code:
A1
Abstract:
A multiple-channel self-alignment transistor fabricated through double self-alignment process by sequentially determining the positions of the gate, drain, and source electrodes by two back exposures, having a vertical structure using a comb gate electrode, and having multiple short channels and its manufacturing method are provided. A multiple-channel self-alignment transistor fabricated by a double self-alignment process comprises opaque gate electrodes (11) of a comb shape formed on a substrate (10), an insulating film (21) formed over the opaque gate electrodes (11), a transparent drain electrode (12) formed by a first back exposure through the substrate (10) between the comb opaque gate electrodes (11), transparent source electrodes (13) formed above an insulating film (21a) formed thereon and the comb opaque gate electrodes (11) by a second back exposure through the substrate (10), and a semiconductor (31) formed thereon.

Inventors:
OKADA HIROYUKI (JP)
NAKA SHIGEKI (JP)
Application Number:
PCT/JP2008/063887
Publication Date:
March 12, 2009
Filing Date:
August 01, 2008
Export Citation:
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Assignee:
UNIV TOYAMA NAT UNIV CORP (JP)
OKADA HIROYUKI (JP)
NAKA SHIGEKI (JP)
International Classes:
H01L21/336; H01L29/786
Foreign References:
JP2004349292A2004-12-09
JP2005019446A2005-01-20
JPH01152763A1989-06-15
Attorney, Agent or Firm:
HASEGAWA, Yoshiki et al. (Ginza First Bldg. 10-6Ginza 1-chome, Chuo-k, Tokyo 61, JP)
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Claims:
(a)基板(10)上に櫛形に加工された不透明ゲート電極(11)と、
(b)その上に積層された絶縁膜(21)と、
(c)前記櫛形に加工された不透明ゲート電極(11)との間に前記基板(10)側からの1回目の背面露光によって形成される透明ドレイン電極(12)と、
(d)その上に積層される絶縁膜(21a,22)と前記櫛形に加工された不透明ゲート電極(11)の上方に前記基板(10)側からの2回目の背面露光によって形成される透明ソース電極(13)と、
(e)その上に積層される半導体(31)を有することを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタ。
 請求項1記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタにおいて、前記櫛形に加工された不透明ゲート電極(11)がTaであることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタ。
 請求項1記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタにおいて、前記透明ドレイン電極(12)及び前記透明ソース電極(13)がインジウム亜鉛酸化物(IZO)であることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタ。
 請求項1記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタにおいて、前記絶縁膜(21,21a,22)がTa O であることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタ。
 請求項1記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタにおいて、前記絶縁膜(21a,22)がポリイミドであることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタ。
 請求項1記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタにおいて、前記半導体(31)が有機半導体であることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタ。
 請求項6記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタにおいて、前記有機半導体がペンタセンであることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタ。
 請求項1記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタにおいて、前記半導体(31)が酸化物半導体であることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタ。
 請求項8記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタにおいて、前記酸化物半導体がインジウム亜鉛酸化物(IZO)であることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタ。
(a)基板(10)上に不透明ゲート電極(11)を形成し、該不透明ゲート電極(11)を櫛形に加工し、その上に絶縁膜(21)を形成する工程と、
(b)フォトレジストを全面にコーティング後、前記基板(10)側から紫外光による1回目の背面露光を行い、現像後、フォトレジストパターン(41)を形成する工程と、
(c)透明ドレイン電極(12)を形成する工程と、
(d)不要部の電極をフォトレジストパターン(41)ごとリフトオフを行う工程と、
(e)絶縁膜(21a,22)を積層し、次いで透明ソース電極(13)を積層形成し、更には、フォトレジストをコーティング後、前記基板(10)側から紫外光による2回目の背面露光を実施し、フォトレジストパターン(42)を形成する工程と、
(f)前記フォトレジストパターン(42)を用い、前記ソース電極(13)及び前記絶縁膜(21a,22)を加工する工程と、
(g)フォトレジストパターン(42)を除去する工程と、
(h)半導体(31)を形成する工程とを施すことを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法。
 請求項10記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法において、前記櫛形に加工された不透明ゲート電極(11)にTaを用いることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法。
 請求項10記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法において、前記透明ドレイン電極(12)及び前記透明ソース電極(13)にインジウム亜鉛酸化物(IZO)を用いることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法。
 請求項10記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法において、前記絶縁膜(21,21a,22)にTa O を用いることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法。
 請求項10記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法において、前記絶縁膜(21a,22)にポリイミドを用いることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法。
 請求項10記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法において、前記半導体(31)に有機半導体を用いることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法。
 請求項15記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法において、前記有機半導体にペンタセンを用いることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法。
 請求項10記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法において、前記半導体(31)に酸化物半導体を用いることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法。
 請求項17記載の二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法において、前記酸化物半導体にインジウム亜鉛酸化物(IZO)を用いることを特徴とする二重自己整合プロセスによる多重チャネル自己整合トランジスタの製造方法。
Description:
二重自己整合プロセスによる多 チャネル自己整合トランジスタ及びその製 方法

 本発明は、二重自己整合プロセスによる 重チャネル自己整合トランジスタ及びその 造方法に関するものである。

 従来、大面積化可能、超薄型、軽量、フレ シブルの特徴を有する有機エレクトロニク 技術が注目されている。そのスイッチング バイスとしては有機トランジスタが挙げら 、ペンタセン半導体を持つ有機トランジス 、有機SIT、自己整合技術を用いた有機トラ ジスタ等、様々な提案・検討が成されてき 。

特開2005-158775号公報

 そのなかでも、上記特許文献1は、本願発 明者らによって提案されたものであり、有機 電界効果トランジスタの製造方法が開示され ている。そこでは背面露光法を用い、予め形 成したゲート電極をマスクとして用いること で、続くソース・ ドレイン電極の位置を決 する自己整合方法が採用されている。本手 は、トランジスタの主要部となる三つの電 位置が決定でき、かつその位置を0.8μm以下 オーバーラップ長で小さく形成することが きるため、トランジスタの高性能化を図る とができる。また、フレキシブル基板上に ランジスタを形成した際ゲート電極が湾曲 た場合も、続くドレイン・ ソース電極の ライメントが可能となる興味深い手法と言 る。

 しかしながら、上記特許文献1による有機 電界効果トランジスタは、チャネルが基板に 対して水平方向に形成されるため、加工技術 の観点からチャネル長の短縮が難しく、ひい てはチャネル長短縮による高性能化が難しか った。そのため、ゲート、ドレイン及び・ソ ース電極を基板に積層する、縦型構造を持つ 自己整合有機トランジスタの実現が望まれて いた。

 本発明は、上記状況に鑑みて、二度の背 露光法を用いることで、ゲート、ドレイン びソース電極の位置を順次決定し、櫛形ゲ ト電極を用いた縦形構造でマルチ・短チャ ル化を図ることのできるフレキシブル化対 可能な二重自己整合プロセスによる多重チ ネル自己整合トランジスタとその製造方法 提供することを目的とする。

 本発明は、上記目的を達成するために、
 〔1〕二重自己整合プロセスによる多重チャ ネル自己整合トランジスタにおいて、基板(10 )上に櫛形に加工された不透明ゲート電極(11) 、その上に積層された絶縁膜(21)と、前記櫛 形に加工された不透明ゲート電極(11)との間 前記基板(10)側からの1回目の背面露光によっ て形成される透明ドレイン電極(12)と、その に積層される絶縁膜(21a,22)と前記櫛形に加工 された不透明ゲート電極(11)の上方に前記基 (10)側からの2回目の背面露光によって形成さ れる透明ソース電極(13)と、その上に積層さ る半導体(31)を有することを特徴とする。

 〔2〕上記〔1〕記載の二重自己整合プロ スによる多重チャネル自己整合トランジス において、前記櫛形に加工された不透明ゲ ト電極(11)がTaであることを特徴とする。

 〔3〕上記〔1〕記載の二重自己整合プロ スによる多重チャネル自己整合トランジス において、前記透明ドレイン電極(12)及び前 透明ソース電極(13)がインジウム亜鉛酸化物 (IZO)であることを特徴とする。

 〔4〕上記〔1〕記載の二重自己整合プロセ による多重チャネル自己整合トランジスタ おいて、前記絶縁膜(21,21a,22)がTa O であることを特徴とする。

 〔5〕上記〔1〕記載の二重自己整合プロ スによる多重チャネル自己整合トランジス において、前記絶縁膜(21a,22)がポリイミドで あることを特徴とする。

 〔6〕上記〔1〕記載の二重自己整合プロ スによる多重チャネル自己整合トランジス において、前記半導体(31)が有機半導体であ ことを特徴とする。

 〔7〕上記〔6〕記載の二重自己整合プロ スによる多重チャネル自己整合トランジス において、前記有機半導体がペンタセンで ることを特徴とする。

 〔8〕上記〔1〕記載の二重自己整合プロ スによる多重チャネル自己整合トランジス において、前記半導体(31)が酸化物半導体で ることを特徴とする。

 〔9〕上記〔8〕記載の二重自己整合プロ スによる多重チャネル自己整合トランジス において、前記酸化物半導体がインジウム 鉛酸化物(IZO)であることを特徴とする。

 〔10〕二重自己整合プロセスによる多重 ャネル自己整合トランジスタの製造方法に いて、基板(10)上に不透明ゲート電極(11)を形 成し、該不透明ゲート電極(11)を櫛形に加工 、その上に絶縁膜(21)を形成する工程と、フ トレジストを全面にコーティング後、前記 板(10)側から紫外光による1回目の背面露光 行い、現像後、フォトレジストパターン(41) 形成する工程と、透明ドレイン電極(12)を形 成する工程と、不要部の電極をフォトレジス トパターン(41)ごとリフトオフを行う工程と 絶縁膜(21a,22)を積層し、次いで透明ソース電 極(13)を積層形成し、更には、フォトレジス をコーティング後、前記基板(10)側から紫外 による2回目の背面露光を実施し、フォトレ ジストパターン(42)を形成する工程と、前記 ォトレジストパターン(42)を用い、前記ソー 電極(13)及び前記絶縁膜(21a,22)を加工する工 と、フォトレジストパターン(42)を除去する 工程と、半導体(31)を形成する工程とを施す とを特徴とする。

 〔11〕上記〔10〕記載の二重自己整合プロ セスによる多重チャネル自己整合トランジス タの製造方法において、前記櫛形に加工され た不透明ゲート電極(11)にTaを用いることを特 徴とする。

 〔12〕上記〔10〕記載の二重自己整合プロ セスによる多重チャネル自己整合トランジス タの製造方法において、前記透明ドレイン電 極(12)及び前記透明ソース電極(13)にインジウ 亜鉛酸化物(IZO)を用いることを特徴とする

 〔13〕上記〔10〕記載の二重自己整合プロセ スによる多重チャネル自己整合トランジスタ の製造方法において、前記絶縁膜(21,21a,22)にT a O を用いることを特徴とする。

 〔14〕上記〔10〕記載の二重自己整合プロ セスによる多重チャネル自己整合トランジス タの製造方法において、前記絶縁膜(21a,22)に リイミドを用いることを特徴とする。

 〔15〕上記〔10〕記載の二重自己整合プロ セスによる多重チャネル自己整合トランジス タの製造方法において、前記半導体(31)に有 半導体を用いることを特徴とする。

 〔16〕上記〔15〕記載の二重自己整合プロ セスによる多重チャネル自己整合トランジス タの製造方法において、前記有機半導体にペ ンタセンを用いることを特徴とする。

 〔17〕上記〔10〕記載の二重自己整合プロ セスによる多重チャネル自己整合トランジス タの製造方法において、前記半導体(31)に酸 物半導体を用いることを特徴とする。

 〔18〕上記〔17〕記載の二重自己整合プロ セスによる多重チャネル自己整合トランジス タの製造方法において、前記酸化物半導体に インジウム亜鉛酸化物(IZO)を用いることを特 とする。

 本発明によれば、短チャネル、多重チャ ルかつ自己整合と高性能化された二重自己 合プロセスによる多重チャネル自己整合ト ンジスタが実現できる。

本発明の実施例を示す二重自己整合プ セスによる多重チャネル自己整合トランジ タの断面図である。 本発明の第1実施例を示す二重自己整合 プロセスによる多重チャネル自己整合トラン ジスタの製造工程図である。 本発明に係るp形有機半導体材料(その1) を示す図である。 本発明に係るp形有機半導体材料(その2) を示す図である。 本発明に係るp形有機半導体材料(その3) を示す図である。 本発明に係る絶縁材料及びn形有機半導 体材料を示す図である。 本発明の第2実施例を示す二重自己整合 プロセスによる多重チャネル自己整合トラン ジスタの製造工程図である。 本発明の二重自己整合プロセスによる 重チャネル自己整合トランジスタの製造方 によって得られたトランジスタの特性を示 図である。

符号の説明

 10  基板
 11  櫛形ゲート電極
 12  ドレイン電極
 13  ソース電極
 21,21a,22  絶縁膜
 31  有機半導体又は酸化物半導体
 41,42  フォトレジストパターン
 L  トランジスタのチャネル長

 本発明の二重自己整合プロセスによる多 チャネル自己整合トランジスタは、基板(10) 上に櫛形に加工された不透明ゲート電極(11) 、その上に積層された絶縁膜(21)と、前記櫛 に加工された不透明ゲート電極(11)との間に 、前記基板(10)側からの1回目の背面露光によ て形成される透明ドレイン電極(12)と、その 上に積層される絶縁膜(21a,22)と前記櫛形に加 された不透明ゲート電極(11)の上方に前記基 板(10)側からの2回目の背面露光によって形成 れる透明ソース電極(13)と、その上に積層さ れる半導体(31)を有する。

 以下、本発明の実施の形態について詳細 説明する。

 図1は本発明の実施例を示す二重自己整合 プロセスによる多重チャネル自己整合トラン ジスタの断面図、図2は本発明の第1実施例を す二重自己整合プロセスによる多重チャネ 自己整合トランジスタの製造工程図である

 これらの図において、10は基板、11は櫛形 ゲート電極、12はドレイン電極、13はソース 極、21,21aは絶縁膜、31は有機半導体又は酸化 物半導体、41,42はフォトレジストパターンで る。図1に示すように、トランジスタのチャ ネル長Lは、ドレイン電極12とソース電極13の さの差、すなわち絶縁膜21aの膜厚によって まる。

 まず、第1実施例の二重自己整合プロセス による多重チャネル自己整合トランジスタの 製造工程を図2を参照しながら説明する。

 まず、図2(a)に示すように、基板10を洗浄 た後、不透明ゲート電極を形成して櫛形に 工し、櫛形ゲート電極11を得る。その後、 縁膜21を形成する。続いて、ポジ形フォトレ ジストを全面にコーティング後、背面露光法 を用いて基板10側から紫外光による1回目の背 面露光を行い、現像後、図2(b)に示すように フォトレジストパターン41を得る。ここで、 この背面露光法により得られたフォトレジス トパターン41は、櫛形ゲート電極11の幅より1 m前後小さくなるが、櫛形ゲート電極11の幅 同等幅のパターン形成が可能となる。続い 、図2(c) に示すように、透明ドレイン電極12 を形成する。その後、図2(d) に示すように、 不要部の電極をフォトレジストパターン41ご リフトオフする。そして、図2(e) に示すよ に、絶縁膜21a(絶縁膜21と同じ材料)、透明ソ ース電極13を順次積層形成する。更には、フ トレジストをコーティング後、紫外光によ 2回目の背面露光を実施し、フォトレジスト パターン42を形成する。次いで、図2(f) に示 ように、このフォトレジストパターン42を い、ソース電極13及び絶縁膜21aを加工する。 その後、図2(g) に示すように、フォトレジス トパターン42を除去する。最後に、図2(h) に すように、有機半導体31を形成することで 重自己整合プロセスによる多重チャネル自 整合トランジスタが完成する。

 この第1実施例では、櫛形ゲート電極11にTa 透明ドレイン・ソース電極12,13にインジウム 亜鉛酸化物(IZO)、絶縁膜21,21aにTa O 、有機半導体31に例えば、ペンタセンを用い 。また、有機半導体に代えて酸化物半導体 例えば、インジウム亜鉛酸化物を用いるこ ができる。

 以下、二重自己整合プロセスによる多重 ャネル自己整合トランジスタの各部に用い れる材料について説明する。

 まず、有機材料について説明する。

 p形有機半導体材料を図3~図5に、絶縁材料 及びn形有機半導体材料を図6に示す。

 はじめに、p形有機半導体材料について説明 する。Pentaceneは最も代表的な有機材料であり 、現在では移動度1.5cm /Vsを超える値が各機関より報告されており、 さらに3cm /Vs程度という単結晶の移動度を超える値も報 告され、a-SiFETを超える特性が得られる点は 違いない。低分子材料系であるという観点 ら、蒸着法に頼っていたのでは、単なるフ キシブル化可能な材料である点がトランジ タの特徴として残るのみで将来性に乏しか た。しかしながら、最近、加熱1,2,4-トリク ロベンゼンや、ジクロロベンゼン溶液化に る塗布形成及びインクジェットプリント(IJP) 形成の報告もなされた。これらにより、将来 的には大面積・フレキシブル応用を目指した トランジスタとしての利用が有望であると考 えられる。以下、初期報告と移動度は、polyac etylene、有機色素(1.5×10 -5 cm /Vs)、polythiophene(10 -5 cm /Vs)、p,p’-biphenol(4×10 -4 cm /Vs)、poly(3-hexylthiophene(10 -4 cm /Vs)、Polyacetylene(10 -4 cm /Vs)、Poly(3-alkylthiophene)(3×10 -3 cm /Vs)、poly(1,4-naphthalene vinylene)とpoly(p-phenylene v inylene)(2×10 -6 cm /Vs)、polypyrrole オーミック polythiophene(2×10 -4 cm /Vs)、polythienylenevinylene(0.22cm /Vs)、oligothiophene置換基(10 -2 cm /Vs)、α-sexithienyl、regioregular poly(3-hexylthiophene) (RR-P3HT)(0.1cm /Vs)、quaterthiophene、sexithiopheneとoctithiophene(0.072 cm /Vs)が報告されている。材料系として、チオ ェン系を中心に、かつregioregular化や長鎖化 よる高配向性の導入により、移動度0.1cm /Vs程度が達成されていた。その後は、1,4-bis(5 ″-hexyl-2,2’-bithiophen-5-yl)benzene(2-dH-TTPTT)(0.02cm /Vs)、BTQBT(0.2cm /Vs)、アントラセンオリゴマー3A(0.13cm /Vs)、oligoselenophene DH5S(0.038cm /Vs)、Ovalene(Ov)(0.02cm /Vs)、Hexabenzocoronene(Hbc)(5.6×10 -3 cm /Vs)、Ddicoronylene(Dc)(0.03cm /Vs)、スチルベン系π共役ポリマー(4.2×10 -3 cm /Vs)、ポルフィリン(0.01cm /Vs)、bennzo-dichalcogenophene(0.17cm /Vs)、polyfluorene 誘導体(0.024cm /Vs)、C60MC12(0.028cm /Vs)、TET(2×10 -4 cm /Vs)、Ov(0.07cm /Vs)、6T(0.08cm /Vs)、含Se材料(0.17cm /Vs)、PTAPVポリマー(3.6×10 -3 cm /Vs)、ヘキサベンゾコロネン誘導体(0.012cm /Vs)、ヘテロアセン化合物(0.02cm /Vs)、チオフェン-ピリジン骨格材料(10 -3 cm /Vs)、チエニルフランオリゴマー(1.4×10 -2 cm /Vs)、ジイミノベンゾセミキノネート配位子(0 .038cm /Vs)などが報告されている。傾向として、Sな しはSe導入による強い分子間相互作用の採 、縮合多環芳香族化合物の検討やアルキル 導入による溶解性向上など、様々な試みが されてきた。

 次に、絶縁膜材料について説明する。

 絶縁膜材料としては、高い絶縁性、安定性 高い平坦性、親水性、低固定電荷密度、低 ンド内準位などの性質から熱酸化SiO が代表的絶縁物として用いられてきた。しか しながら、応用上、トランジスタの独立動作 のためには、ゲート電極を分離する必要があ り、PMMA、PS、PVAなどの高分子系絶縁膜、Ta O 、Al O 、シアノエチルプルラン、アセチル化プルラ ン、ポリイミド、Poly-p-xylylene(PPX)、塗布型無 絶縁膜SiO などが報告されている。ここで、上記無機系 Ta O 、Al O 、SiO 等の絶縁膜は、無機系TFTのpチャネル半導体 料としても良く使用された材料系となる。 た、シアノエチルプルランでは、RR-P3HTとの 合せで移動度0.61cm /Vsが報告され注目を集めた。シアノエチルプ ルランでは、分散型無機EL素子用高誘電率バ ンダとして使用されてきた材料系であり、 の誘電特性には興味深いものがあった。反 、プロセス低温化の課題は残るものの、ポ イミド等は材料安定性の点からも注目した 。ポリイミドのなかには、棒状分子を垂直 配向させる能力を持つものもあり、ペンタ ンとの組合せで良配向が期待される。PPXは 過去有機EL素子用被覆膜として検討されて たが低温CVDで形成可能であり、トランジス 用絶縁膜のみならず、有機デバイス用被覆 としても検討されている。塗布型SiO も同様で、従来半導体プロセスでは酸素プラ ズマとTetraethyl orthosilicate Tetraethoxysilane(TEOS) 用い400℃程度で完全なSiO が実現されてきたが、最近は建材用などを中 心に室温で形成できるSiO が実用化されており興味深い。その他、HfO 、ZrO 、HfAlSiO 、HfAlSiON、LaAlO 、LaSiO などの、高k材料もトランジスタに高電流駆 力を与える材料として期待される。

 次に、透明電極の材料について説明する

 透明電極の材料としては、ITO、ZnO系、In O -ZnO(IZO)系、Ga添加ZnO(GZO)膜、銀添加ITO膜、CuAlO 、SrCu O 薄膜、SrCu O 薄膜、In Sn O 12 膜、InGaZnO 膜、TiN、AlZnOなどを挙げることができる。

 また、代表的な酸化物半導体としては、イ ジウム亜鉛酸化物(IZO)、ITO、ZnO、InGaO (ZnO) などを挙げることができる。

 さらに、ゲート電極の材料としては、Ta、Mo 、Wなどを用いることができる。 これらの材 料は(1)テーパ加工ができること、(2)低抵抗で あること(抵抗率100μωcm 以下である)、(3)プロセス安定性が良いこと 特徴として挙げられる。

 図7に本発明の第2実施例を示す二重自己 合プロセスによる多重チャネル自己整合ト ンジスタの製造工程を示す。第2実施例の製 工程は第1実施例とほとんど同様であるが、 図7(e)に示すように、二度目に形成する絶縁 22の材料を変えた点が異なる。この実施例で は絶縁膜22の材料としてポリイミドを用いた

図8は本発明の二重自己整合プロセスによる 重チャネル自己整合トランジスタの製造方 によって得られたトランジスタの特性を示 図であり、横軸はドレイン電圧V (V)、縦軸はドレイン電流I (μA)を示している。

 ここで、トランジスタのチャネル長Lは0.2 5μmとした。一般に、トランジスタをサブミ ロンオーダーに短チャネル化すると、飽和 性が悪化する。これは、ゲート電極により 御できないチャネル部の存在、空間電荷制 電流、ドレイン端高電界によるピンチオフ 性の悪化などによると考えられる。本現象 、トランジスタ内の電界を一定とする低電 スケーリングにより改善可能だが、完全と 言えない。

 本発明によれば、トランジスタのチャネ 長が0.25μmと短いにも係わらず、飽和特性を 示すトランジスタ特性が得られた。本現象の 一因としては、ドレイン及びソース電極での ゲート電界によるチャネル形成の不均一性に より、トランジスタがピンチオフしやすい形 状となった点や、有機半導体からなるペンタ セン厚の薄層化により、良好なトランジスタ 特性となったことが考えられる。いずれにせ よ、良好な飽和特性を持つトランジスタ特性 を得ることができた。

 なお、本発明は上記実施例に限定される のではなく、本発明の趣旨に基づき種々の 形が可能であり、これらを本発明の範囲か 排除するものではない。

 本発明の二重自己整合プロセスによる多 チャネル自己整合トランジスタは、トラン スタの高性能化へ向けた短チャネルトラン スタの自己整合的作製が可能となるトラン スタとして利用可能である。