TITRE : Dispositif de fonction physiquement non clonable

Des modes de mise en œuvre et de réalisation de l’invention concernent les fonctions physiquement non clonables (PUF : Physical Unclonable Function), et tout particulièrement celles réalisées au sein d’un circuit intégré.

Une fonction physiquement non clonable permet de générer automatiquement un code unique non prédictible qui dépend de caractéristiques physiques aléatoires ou partiellement aléatoires de la fonction physiquement non clonable. Ces caractéristiques physiques peuvent être provoquées par des variations durant la fabrication de la fonction physiquement clonable.

Ainsi, le clonage d’une telle fonction est très difficile voire impossible.

Par ailleurs, le contenu du code généré, qui est unique, car différent d’une fonction physiquement non clonable à une autre fonction physiquement non clonable, ne peut pas être prévu et peut dépendre par exemple d’une configuration particulière de composants lors de la mise sous tension de la fonction. Ainsi, par exemple, une fonction physiquement non clonable peut être réalisée par une mémoire non volatile qui présente un contenu lors de la mise sous tension qui dépend des caractéristiques physiques partiellement aléatoires de la mémoire, ces variations de fabrication conduisant à des caractéristiques physiques différentes pour différentes mémoires.

On peut réaliser des fonctions physiquement non clonables à l’aide par exemple de mémoires vives ou non volatiles, ou encore d’oscillateurs en anneaux ou encore de circuits logiques spécifiques.

Cependant, ces dispositifs de l’art antérieur peuvent dans certains cas être plus ou moins facilement détectables au sein du circuit intégré ou alors être peu robustes vis-à-vis de modifications de température ou de vieillissement ou encore être sensibles à des attaques par injection de faute. Il a été proposé dans la demande de brevet français publiée sous le n° 3064435 une structure de fonction physiquement non clonable à base de transistors montés en diode, présentant une distribution aléatoire de tensions de seuil.

Bien qu’une telle solution permette d’obtenir une fonction physiquement non clonable difficilement détectable tout en étant suffisamment robuste vis-à-vis de variations de température ou de vieillissement, elle nécessite quelques aménagements dans les process classiques CMOS.

Par ailleurs la variabilité de la fonction physiquement non clonable est due non seulement à la variabilité des tensions de seuils des transistors mais également à d’autres paramètres difficilement maîtrisables comme par exemple la formation de diodes résultant de connexions entre des transistors PMOS et NMOS.

II existe donc un besoin de proposer une structure de fonction physiquement non clonable dont la variabilité d’autres paramètres soit réduite au maximum, voire supprimée, de façon à ce que la variation de la fonction soit essentiellement liée à la variabilité des tensions de seuil des transistors montés en diodes.

II existe également un besoin de pouvoir réaliser une telle fonction en utilisant des procédés de fabrication classiques CMOS sans nécessiter d’aménagements.

Selon un mode de réalisation, il est proposé un dispositif intégré de fonctions physiquement non clonables basé sur un ensemble de transistors MOS montés en diodes présentant une distribution aléatoire de tensions de seuil résultant lors du procédé classique de fabrication de transistors, des implantations de dopants conduisant à des régions implantées de source et de drain présentant des

caractéristiques non prédictibles différentes d’un transistor à un autre. On utilise alors un certain nombre de ces transistors comme groupe de transistors « témoins » qui vont permettre de définir un courant de référence égal ou sensiblement égal à la moyenne des courants circulant dans ces transistors témoins. Les autres transistors vont être utilisés pour définir le code numérique de sortie de la fonction physiquement non clonable. Tous ces autres transistors présentent, de par leur distribution aléatoire de tensions de seuils, une distribution aléatoire de courants drain-source et la comparaison de chaque courant drain-source d’un transistor associé à un bit du code numérique avec ledit courant de référence, va permettre de définir la valeur logique 0 ou 1 de ce bit.

Par ailleurs pour chaque transistor, que ce soit un transistor témoin, ou un transistor associé à un bit du code numérique délivré par ladite fonction, on impose une tension de grille fixe quelle que soit la valeur du courant drain source le traversant.

Ainsi on s’affranchit de la variabilité de certains paramètres telles que des diodes PMOS NMOS et on limite au maximum cette variabilité à celle des tensions de seuil des transistors.

Par ailleurs, il est possible selon un autre mode de réalisation de s’affranchir des effets du vieillissement des transistors en utilisant en particulier, de préférence, des branches structurellement identiques pour la génération des courants circulant dans les transistors

« témoins » et dans le ou les transistors associé(s) au(x) bit(s) du code numérique.

Selon un aspect il est proposé un circuit intégré comprenant au moins un domaine comportant un dispositif de fonction physiquement non clonable.

Ledit dispositif comprend un ensemble de transistors MOS montés en diodes présentant une distribution aléatoire de tensions de seuils respectives.

Cet ensemble comporte N premiers transistors et au moins un deuxième transistor.

Le dispositif comprend également au moins un nœud de sortie de ladite fonction capable de délivrer un signal dont le niveau dépend de la comparaison entre un premier courant obtenu à partir d’un courant de référence égal ou sensiblement égal à la moyenne des courants circulant dans les N premiers transistors, et un deuxième courant obtenu à partir d’un courant circulant dans ledit au moins un deuxième transistor. Le terme « obtenu » s’entend dans un sens très large.

Ainsi un courant obtenu à partir d’un autre courant peut être égal à cet autre courant ou bien différent de cet autre courant tout en étant obtenu à partir de cet autre courant, par exemple en additionnant algébriquement un courant de décalage (offset) à cet autre courant.

Et comme on le verra plus en détail ci-après, l’adj onction d’un courant de décalage au courant de référence et l’adjonction du même courant de décalage au courant circulant dans ledit au moins un deuxième transistor, permet d’implémenter un mode de réalisation permettant de réduire encore plus les effets du vieillissement des transistors, voire de s’en affranchir.

Le groupe de N premiers transistors forme un groupe de transistors « témoins » qui va permettre de définir ledit courant de référence.

Ce courant de référence peut être égal à la moyenne des courants circulant dans les N premiers transistors ou bien dans certains cas, légèrement différent de cette moyenne, pour par exemple identifier des risques d’instabilité dans ladite comparaison lorsque le courant circulant dans un deuxième transistor est trop proche du courant de référence égal à ladite moyenne.

Aussi l’expression « égal ou sensiblement égal à ladite moyenne » peut s’entendre comme signifiant « égal à ladite moyenne à une tolérance près ». Cette tolérance peut être par exemple égale à plus ou moins quelques dizaines de pourcents de ladite moyenne.

Comme indiqué ci-avant, chaque deuxième transistor va être associé à un signal de sortie dont la valeur va permettre de définir une valeur logique d’un bit d’un code numérique unique délivré par la fonction physiquement non clonable, par exemple lors de la mise sous tension dudit domaine du circuit intégré.

Alors que l’invention peut parfaitement s’appliquer avec un seul deuxième transistor, généralement, le nombre de deuxièmes transistors est plus élevé puisqu’il définit le nombre de bits du code délivré par la fonction. Et lorsque ce code est avantageusement utilisé en tant que clé, il est préférable que ce nombre de bits soit important, au moins supérieur à 10, par exemple 64 ou 128.

De même, de façon à obtenir une bonne définition du courant de référence, il est préférable que le nombre N soit suffisamment grand.

A titre indicatif, on pourra choisir un nombre N de préférence supérieur ou égal à 10, ce nombre N pouvant être toutefois bien supérieur, par exemple de l’ordre de 100, sans que cette valeur ne soit limitative.

De même, il est possible mais non nécessaire, que le nombre N de premiers transistors soit égal au nombre de deuxièmes transistors.

Le dispositif comprend en outre un premier moyen configuré pour imposer sur chaque premier transistor une tension de grille respective fixe quelle que soit la valeur du courant circulant dans ce premier transistor, et un deuxième moyen configuré pour imposer sur chaque deuxième transistor une tension de grille respective fixe quelle que soit la valeur du courant circulant dans ce deuxième transistor.

Selon un mode de réalisation, le premier moyen comporte, pour chaque premier transistor, un premier amplificateur à gain négatif, dont la sortie est rebouclée par l’intermédiaire d’un premier transistor de polarisation sur son entrée, qui est également couplée à la grille du premier transistor.

Le premier transistor de polarisation est avantageusement destiné à polariser la grille du premier transistor, et a une première électrode de conduction, par exemple la source, couplée à ladite entrée et une deuxième électrode de conduction, par exemple le drain.

Les deuxièmes électrodes de conduction des premiers

transistors de polarisation associés aux N premiers transistors sont mutuellement connectées.

Le premier amplificateur va, via la tension grille source du premier transistor de polarisation, polariser la grille du premier transistor, et va stabiliser la tension de grille du premier transistor à une valeur fixe quelle que soit la valeur du courant circulant dans ce premier transistor, de par le rebouclage à gain négatif de la borne de sortie sur son entrée. Selon un mode de réalisation, ledit premier amplificateur comporte un premier transistor d’entrée, monté en source commune, dont la grille est couplée à ladite entrée du premier amplificateur, dont une première électrode de conduction, par exemple la source, est connectée à une borne d’alimentation de référence, par exemple la masse, et dont une deuxième électrode de conduction, par exemple le drain, est couplée à la sortie du premier amplificateur qui est elle- même, couplée à un premier étage de polarisation ainsi qu’à la grille du premier transistor de polarisation.

Le montage en source commune du premier transistor d’entrée permet d’obtenir le gain négatif.

Par ailleurs ce transistor monté en source commune va permettre de mieux suivre les variations de procédé de fabrication et les variations de température, et par conséquent de rendre la

variabilité du dispositif de fonction physiquement non clonable, moins sensible à de telles variations.

Selon un mode de réalisation, le premier amplificateur comprend en outre un transistor cascode connecté entre la deuxième électrode de du premier transistor d’entrée et la sortie du premier amplificateur.

Ce transistor cascode permet d’égaliser la tension drain source du premier transistor d’entrée avec la tension drain source du premier transistor, de façon à placer ces deux transistors dans le même état de polarisation et dans le même régime de conduction.

Les N premiers transistors, le premier amplificateur et le premier transistor de polarisation sont du même type de conductivité, par exemple du type de conductivité N.

Selon un mode de réalisation, le deuxième moyen comporte, pour chaque deuxième transistor, un deuxième amplificateur à gain négatif, dont la sortie est rebouclée par l’intermédiaire d’un deuxième transistor de polarisation sur son entrée qui est couplée à la grille du deuxième transistor.

Le deuxième transistor de polarisation est avantageusement destiné à polariser la grille du deuxième transistor, et a une première électrode de conduction, par exemple la source, couplée à ladite entrée et une deuxième électrode de conduction, par exemple le drain, couplée (directement ou indirectement) au nœud de sortie

correspondant.

Selon un mode de réalisation, ledit deuxième amplificateur comporte un deuxième transistor d’entrée, monté en source commune, dont la grille est couplée à ladite entrée du deuxième amplificateur, dont une première électrode de conduction est connectée à une borne d’alimentation de référence et dont une deuxième électrode de conduction est couplée à la sortie du deuxième amplificateur qui est couplée à un deuxième étage de polarisation ainsi qu’à la grille du deuxième transistor de polarisation.

Là encore le deuxième amplificateur comprend en outre avantageusement un transistor cascode connecté entre la deuxième électrode de conduction du deuxième transistor d’entrée et la sortie du deuxième amplificateur.

Selon un mode de réalisation, le deuxième amplificateur et le deuxième transistor de polarisation sont du même type de conductivité, par exemple du type de conductivité N.

De façon à être le moins sensible possible aux variations de température et aux effets du vieillissement des transistors, le premier moyen et le deuxième moyen sont structurellement identiques, et les transistors du premier moyen et les transistors du deuxième moyen sont des transistors appariés.

Comme indiqué ci-avant, selon une première variante, ledit premier courant peut être le courant de référence et ledit deuxième courant est le courant circulant dans ledit au moins un deuxième transistor.

Selon un mode de réalisation compatible avec cette première variante, le dispositif comprend en outre entre le premier moyen et le deuxième moyen, un étage de miroir de courant configurés pour délivrer ledit courant de référence à partir de la somme des courants circulant dans les premiers transistors. Dans un cas simple de réalisation, le miroir de courant a un rapport de division égal à 1 /N.

Cela étant, de façon à pouvoir détecter des bits instables du code numérique délivré par ladite fonction, le miroir de courant a de préférence un rapport de division ajustable entre plusieurs valeurs comportant la valeur 1 /N et des valeurs auxiliaires situées de part et d’autre de la valeur 1/N.

Selon une deuxième variante, permettant en particulier de s’affranchir d’effets du vieillissement des transistors, il est possible d’aj outer algébriquement un courant de décalage au moins au courant circulant dans ledit au moins un deuxième transistor.

Cela étant, afin de s’affranchir encore plus d’effets du vieillissement des transistors, il préférable d’ajouter algébriquement un courant de décalage non seulement au courant circulant dans ledit au moins un deuxième transistor mais également au courant de référence.

En d’autres termes, selon un mode de réalisation, ledit premier courant est ledit courant de référence algébriquement augmenté d’un courant de décalage, et ledit deuxième courant est le courant circulant dans ledit au moins un deuxième transistor algébriquement augmenté dudit courant de décalage.

L’expression « algébriquement augmenté d’un courant de décalage » signifie « augmenté d’un courant de décalage » si ce courant de décalage est positif ou bien « diminué de la valeur absolue d’un courant de décalage » si ce courant de décalage est négatif.

Selon un mode de réalisation compatible avec cette deuxième variante, le dispositif comprend

-pour chaque premier transistor une première branche incorporant le premier transistor et le premier moyen correspondant, et

-pour chaque deuxième transistor, une deuxième branche incorporant le deuxième transistor et le deuxième moyen correspondant,

-chaque première branche et chaque deuxième branche étant

structurellement identiques. Selon un mode de réalisation, chaque première branche comporte

-une première partie incorporant le premier transistor correspondant et le premier moyen correspondant, et

-une deuxième partie incorporant un premier transistor additionnel monté en diode.

Ladite deuxième partie est commune à toutes les premières branches, et les premières parties de toutes les premières branches sont connectées à ladite deuxième partie commune.

Par ailleurs, selon ce mode de réalisation, chaque deuxième branche incorpore le deuxième transistor correspondant, le deuxième moyen correspondant et un deuxième transistor additionnel monté en diode.

Le premier transistor additionnel et chaque deuxième transistor additionnel sont configurés pour avoir une même tension grille-source et une même tension drain-source.

Selon un mode de réalisation, le dispositif comprend

-un premier miroir additionnel de courant incorporant ledit premier transistor additionnel et configuré pour délivrer, à partir du courant circulant dans ladite deuxième partie commune, un premier courant intermédiaire égal à la moyenne des courants circulant dans les N premiers transistors algébriquement augmentée du courant de décalage, et

-associé à chaque deuxième branche, un deuxième miroir additionnel de courant incorporant le deuxième transistor additionnel

correspondant et configuré pour délivrer ledit deuxième courant correspondant.

Selon un mode de réalisation, le premier miroir additionnel a un rapport de division égal à 1 /N et incorpore un autre premier transistor additionnel, les deux premiers transistors additionnels étant configurés pour avoir une même tension grille-source mais des tensions drain-source respectives différentes.

Chaque deuxième miroir additionnel a par exemple un rapport de division égal à un et incorpore un autre deuxième transistor additionnel, les deux deuxièmes transistors additionnels étant configurés pour avoir une même tension grille-source mais des tensions drain-source respectives différentes.

L’autre premier transistor additionnel et chaque autre deuxième transistor additionnel ont avantageusement la même tension grille- source et la même tension drain-source.

Le courant de décalage délivré par le premier miroir

additionnel et le courant de décalage délivré par chaque deuxième miroir additionnel sont alors identiques.

Selon un mode de réalisation, le dispositif comprend en outre

-un premier système de miroirs de courant cascodés couplé entre d’une part le premier miroir additionnel de courant et d’autre part chaque nœud de sortie et configuré pour délivrer ledit premier courant à partir du premier courant intermédiaire, et

-un deuxième système de miroirs de courant cascodés couplé entre chaque deuxième miroir additionnel et chaque nœud de sortie et configuré pour recopier le deuxième courant

Dans un cas simple de réalisation, le premier système de miroirs de courant cascodés a un rapport de division égal à un.

Cela étant, de façon à pouvoir détecter des bits instables du code numérique délivré par ladite fonction, le premier système de miroirs de courant cascodés a de préférence un rapport de division ajustable entre plusieurs valeurs comportant la valeur un et des valeurs auxiliaires situées de part et d’autre de la valeur un.

Selon un autre aspect, il est proposé un procédé de génération automatique d’un code unique non prédictible à chaque nœud de sortie d’un dispositif de fonction physiquement non clonable appartenant à un circuit intégré tel que défini ci-avant, comprenant au moins une mise sous tension du domaine du circuit intégré incorporant ledit dispositif.

Selon un mode de mise en œuvre, le procédé comprend au moins deux mises sous tension supplémentaires avec respectivement des décalages du courant de référence par rapport à la moyenne des courants circulant dans les N premiers transistors, les décalages étant respectivement effectués de part et d’autre de ladite moyenne.

Ceci permet avantageusement de détecter les bits instables du code numérique délivré en sortie du dispositif et de prendre une décision par exemple quant à la valeur logique de ces bits instables.

D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation de l’invention, nullement limitatifs, et des dessins annexés sur lesquels

la figure 1 illustre schématiquement un mode de réalisation d’un circuit intégré selon l’invention,

la figure 2 illustre schématiquement un mode de réalisation d’un dispositif de fonction physiquement non clonable selon l’invention, la figure 3 illustre schématiquement une distribution aléatoire de tensions de seuil de transistors d’un dispositif de fonction

physiquement non clonable selon l’invention,

la figure 4 illustre schématiquement une autre distribution aléatoire relative à une fonction physiquement non clonable selon l’invention, la figure 5 illustre schématiquement une variante de l’invention, et les figures 6 et 7 illustrent schématiquement d’autres modes de réalisation et de mise en œuvre de l’invention.

Sur la figure 1 , la référence WF désigne une plaque semiconductrice (ou « wafer » en langue anglaise) présentant de façon classique et connue des lignes de découpe LDC des zones de la plaque contenant chacune un circuit intégré IC.

Ce circuit intégré IC contient ici un domaine DD incorporant un dispositif DIS de fonction physiquement non clonable.

Le substrat dans et sur lequel sont réalisés les différents dispositifs DIS peut être un substrat massif ou bien un substrat du type silicium sur isolant (SOI : Silicon On Insulator).

Par ailleurs, le dispositif DIS est ici réalisé dans une technologie CMOS 45 nanomètres, bien que cet exemple ne soit aucunement limitatif. La figure 2 illustre schématiquement un mode de réalisation possible d’un dispositif DIS de fonction physiquement non clonable.

Ce dispositif DIS comprend ici un ensemble de transistors MOS, ici par exemple des transistors NMOS, TRl i, TR2j présentant une distribution aléatoire de tension de seuil respective.

Cet ensemble de transistors MOS comporte un groupe de N premiers transistors TR1 1 -TR1N et dans cet exemple, K deuxièmes transistors TR21 -TR2K qui, comme on le verra plus en détails ci-après, vont permettre de définir les valeurs logiques de K bits d’un code généré en sortie du dispositif de fonction physiquement non clonable DIS.

La distribution aléatoire DB 1 de tension de seuil VT est illustrée très schématiquement sur la figure 3 et peut se traduire notamment, comme illustré sur la figure 4, par une distribution aléatoire DB2 du rapport Ion/Ioff entre le courant Ion du transistor à l’état passant et le courant Ioff du transistor à l’état bloqué.

A titre indicatif, dans l’exemple décrit ici, les valeurs des courants Ion des différents transistors TRl i et TR2j varient autour d’une valeur moyenne de quelques microampères, par exemple entre 1 et 10 microampères, par micromètre avec une déviation comprise par exemple entre 15% et 50%.

Bien entendu, ceci n’est qu’un exemple, et l’invention est compatible avec toute distribution aléatoire de valeurs, quel que soit l’étalement de cette distribution.

Si l’on revient maintenant à la figure 2, on voit que chaque premier transistor TRl i (i variant de 1 à N) est un transistor NMOS agencé selon un montage en diode c’est-à-dire dont la grille est reliée au drain, par, par exemple une métallisation.

Tous les premiers transistors TRl i sont connectés, par leur source, à une tension d’alimentation de référence, par exemple la masse GND.

Le dispositif DIS comprend en outre un premier moyen FM 1 1 - FM 1N, configuré pour imposer sur chaque premier transistor TRl i une tension de grille respective fixe quelle que soit la valeur du courant circulant dans ce premier transistor TRl i. Bien entendu cette tension de grille fixe peut ne pas être identique pour tous les premiers transistors TRl i.

On va décrire maintenant plus en détails le premier moyen FM I 1 associé au premier transistor TR1 1 , sachant que la structure de chaque moyens FM l i est identique.

Le premier moyen FM 1 1 comporte un premier amplificateur TRE 1 à gain négatif, dont la sortie BS est rebouclée par l’intermédiaire d’un premier transistor de polarisation TRPL 1 sur son entrée BE.

Cette entrée BE est couplée à la grille du premier transistor TRI 1 .

Le premier transistor de polarisation TRPL1 est destiné à polariser la grille du premier transistor TRI 1.

Le premier transistor de polarisation TRPL 1 a une première électrode de conduction, ici la source S I , couplée à ladite entrée BE et une deuxième électrode de conduction, ici le drain D l .

Les N deuxièmes électrodes de conduction D l des N premiers transistors de polarisation respectivement associés aux N premiers transistors TRl i, i variant de 1 à N, sont mutuellement connectées.

Ledit premier amplificateur comporte dans cet exemple, un premier transistor d’entrée TRE 1 , monté en source commune, dont la grille est couplée à ladite entrée BE du premier amplificateur.

Le premier transistor d’entrée TRE 1 a une première électrode de conduction, ici la source S, connectée à la borne d’alimentation de référence GND et une deuxième électrode de conduction, ici le drain D, couplée à la sortie BS du premier amplificateur par l’intermédiaire d’un transistor cascode TRC 1 dont la grille est reliée à la tension d’alimentation Vdd.

Ce transistor cascode TRC 1 , non indispensable, permet d’égaliser la tension drain source du premier transistor d’entrée avec la tension drain source du premier transistor TRl i , de façon à placer ces deux transistors dans le même état de polarisation et dans le même régime de conduction.

La sortie BS du premier amplificateur est couplée à un premier étage de polarisation POL I de structure classique et connue. La sortie BS est également couplée à la grille du premier transistor de polarisation TRPL 1 .

Les N premiers transistors, le premier amplificateur et le premier transistor de polarisation sont du même type de conductivité, ici le type de conductivité N. En d’autres termes, tous ces transistors sont des transistors NMOS.

Le premier amplificateur, ayant un gain négatif, va, via la tension grille source du premier transistor de polarisation TRPL 1 , polariser la grille du premier transistor TR1 1 , et va stabiliser la tension de grille du premier transistor TRI 1 à une valeur fixe quelle que soit la valeur du courant circulant dans ce premier transistor TR1 1 , de par le rebouclage négatif de la borne de sortie sur son entrée.

Chaque deuxième transistor TR2j (j variant de 1 à K) est un transistor NMOS agencé selon un montage en diode c’est-à-dire dont la grille est reliée au drain, par, par exemple une métallisation.

Tous les deuxièmes transistors TR2j sont connectés, par leur source, à une tension d’alimentation de référence, par exemple la masse GND.

Le dispositif DIS comprend en outre un deuxième moyen SM2j , j variant de 1 à K, configuré pour imposer sur chaque deuxième transistor TR2j une tension de grille respective fixe quelle que soit la valeur du courant circulant dans ce deuxième transistor TR2j .

Bien entendu cette tension de grille fixe peut ne pas être identique pour tous les deuxièmes transistors TR2j .

On va décrire maintenant plus en détails le deuxième moyen

SM21 associé au deuxième transistor TR21 , sachant que là structure de chaque moyens SM2j est identique.

La structure des moyens SM2j et celle des moyens FM l i sont identiques et les transistors qui les composent sont appariés, de façon à avoir des caractéristiques variant de façon identique suite à des variations de température ou suite à un phénomène de vieillissement.

Plus précisément, le deuxième moyen SM21 comporte un deuxième amplificateur TRE2 à gain négatif, dont la sortie BS est rebouclée par intermédiaire d’un deuxième transistor de polarisation TRPL2 sur son entrée BE.

Cette entrée BE est couplée à la grille du deuxième transistor

TR21 .

Le deuxième transistor de polarisation TRPL2 est destiné à polariser la grille du deuxième transistor TR21 .

Le deuxième transistor de polarisation TRPL2 a une première électrode de conduction, ici la source S2, couplée à ladite entrée BE et une deuxième électrode de conduction, ici le drain D2.

La deuxième électrode D2 est couplée à un nœud intermédiaire

Ni l , lui-même couplé au nœud de sortie NS I associé au transistor TR21 .

Les K deuxièmes électrodes de conduction D2 des K deuxièmes transistors de polarisation respectivement associés aux K deuxièmes transistors TR2j , j variant de 1 à K, sont respectivement connectées aux K nœuds intermédiaires Nlj eux-mêmes respectivement couplés aux K nœuds de sortie NSj , j variant de 1 à K.

Ledit deuxième amplificateur comporte dans cet exemple, un deuxième transistor d’entrée TRE2, monté en source commune, dont la grille est couplée à ladite entrée BE du deuxième amplificateur.

Le deuxième transistor d’entrée TRE2 a une première électrode de conduction, ici la source S, connectée à la borne d’alimentation de référence GND et une deuxième électrode de conduction, ici le drain D, couplée à la sortie BS du deuxième amplificateur par l’intermédiaire d’un transistor cascode TRC2 dont la grille est reliée à la tension d’alimentation Vdd.

Ce transistor cascode TRC2, non indispensable, présente le même avantage que celui explicité ci-avant pour le transistor cascode TRC 1 .

La sortie BS du deuxième amplificateur est couplée à un deuxième étage de polarisation POL21 de structure classique et connue.

La sortie BS est également couplée à la grille du deuxième transistor de polarisation TRPL2.

Les K deuxièmes transistors, le deuxième amplificateur et le deuxième transistor de polarisation sont du même type de conductivité, ici le type de conductivité N. En d’autres ternies, tous ces transistors sont des transistors NMOS.

Le deuxième amplificateur à gain négatif, va, via la tension grille source du deuxième transistor de polarisation TRPL2, polariser la grille du deuxième transistor TR21 , et va stabiliser la tension de grille du deuxième transistor TR21 à une valeur fixe quelle que soit la valeur du courant circulant dans ce deuxième transistor TR21 , de par le rebouclage négatif de la borne de sortie sur son entrée.

Le dispositif DIS comporte également ici un miroir de courant MR connecté entre les drains communs D I des premiers transistors de polarisation TRPL 1 et chacun des nœuds intermédiaires Nlj .

Le miroir de courant MR comporte ici un transistor principal PMOS référencé TRP dont la source est connectée à une borne d’alimentation destinée à recevoir une tension d’alimentation Vdd. Ce transistor principal TRP est monté en diode avec sa grille reliée à son drain.

Le drain du transistor TRP est connecté à la borne commune aux drains communs D I des premiers transistors de polarisation.

Le miroir de courant MR comporte également K transistors secondaires TRSj , j variant de 1 à K, connectés chacun entre la tension d’alimentation Vdd et le nœud intermédiaire correspondant Nlj .

Les grilles des transistors secondaires TRSj sont connectées à la grille et au drain du transistor principal TRP.

Le rapport entre la taille du transistor principal TRP et la taille de chaque transistor secondaire TRSj est égal à N, c’est-à-dire au nombre de premiers transistors TRl i.

En pratique, ce rapport de taille peut être obtenu par une taille du transistor TRP effectivement N fois plus importante que la taille d’un transistor secondaire TRSj ou bien par par exemple N transistors principaux de taille 1 et connectés en parallèle.

De ce fait, lorsque le dispositif est alimenté, un courant Ip circule entre le drain du transistor TRP et les drains communs des premiers transistors de polarisation TRPL 1 . Ce courant Ip est égal à la somme des courants circulant dans les premiers transistors TRl i. Les sorties du miroir de courant délivrent respectivement aux K nœuds intermédiaires Nlj , un courant de référence, qui est ici égal à Ip/N.

Ce courant de référence est donc ici égal à la moyenne des courants circulant dans les premiers transistors TRl i.

Compte tenu de la distribution aléatoire des tensions de seuil de l’ensemble des transistors TRl i, TR2j , le courant I2j traversant le deuxième transistor TR2j peut se situer d’un côté ou de l’autre du courant de référence Iref.

Et si le courant de référence Iref est supérieur au courant I2j , la tension du nœud intermédiaire correspondant Nlj monte à Vdd.

Si le courant de référence Iref est inférieur au courant I2j , la tension du nœud intermédiaire correspondant Nlj descend à 0.

Alors qu’il serait possible d’effectuer cette comparaison au niveau du nœud intermédiaire Nlj , ce nœud formant alors le nœud de sortie, il est préférable de prévoir un étage de sortie, avantageusement à haut gain, entre chaque nœud intermédiaire Nlj et le nœud de sortie NSj correspondant, de façon à effectuer une comparaison en courant.

Cet étage de sortie comporte un premier transistor auxiliaire PMOS TRXP faisant partie du miroir de courant MR et délivrant également le courant de référence Iref à un miroir de courant auxiliaire MRX comportant un deuxième transistor auxiliaire NMOS TRXN, monté en diode, et un troisième transistor auxiliaire TRN 1 délivrant sur son drain, connecté au nœud de sortie NSj , le courant de référence Iref.

Cet étage de sortie comporte également un quatrième transistor auxiliaire PMOS TRP 1 , monté en source commune, dont la grille est connectée au nœud intermédiaire Nlj .

Le drain du transistor TRP 1 et le drain du transistor TRN1 sont mutuellement connectés et forme le nœud de sortie NSj.

Au niveau de ce nœud de sortie, si le courant de référence Iref est supérieur au courant I2j , le signal de sortie a un premier niveau correspondant à une première valeur logique pour le bit correspondant, par exemple la valeur 1 . Si le courant de référence Iref est inférieur au courant I2j , le signal de sortie a un deuxième niveau correspondant à une deuxième valeur logique pour le bit correspondant, par exemple la valeur 0.

Le mode de réalisation de la figure 5 permet de détecter des bits du code numérique délivré par le dispositif DIS dont les valeurs pourraient ne pas être stables et répétables.

En effet, lorsque le dispositif DIS de la figure 2 est alimenté, il se peut très bien que pour certains deuxièmes transistors, les courants les traversant aient des niveaux proches du niveau du courant de référence Ief.

Dans ce cas, les caractéristiques de l’étage de sortie notamment peuvent conduire à des comparaisons donnant des valeurs instables ou non répétables d’une mise sous tension à une autre.

En d’autres termes les valeurs logiques des bits associés à ces deuxièmes transistors peuvent basculer d’une mise sous tension à une autre par exemple en raison de l’instabilité de comparaison.

Le mode de réalisation de la figure 5 permet de détecter ces bits et de prendre une décision quant à la gestion de leur valeur.

Ceci peut être effectué avantageusement lors de la première mise sous tension du dispositif DIS.

Comme illustré sur la figure 5, le miroir de courant MR a un rapport de division ajustable entre plusieurs valeurs comportant la valeur 1/N et des valeurs auxiliaires situées de part et d’autre de la valeur 1 /N.

Plus précisément, on retrouve pour le premier nœud de sortie le transistor secondaire TRS 1 connecté au nœud intermédiaire Ni l . Ce transistor secondaire TRS 1 a une largeur N fois plus petite que celle du transistor principal TRP.

Il est connecté à la borne d’alimentation destinée à recevoir la tension d’alimentation Vdd, par un commutateur commandable SW1 .

Le miroir de courant MR comporte également dans cet exemple, quatre autres transistors secondaires TRS l a, TRS lb, TRS l c et TRS l d respectivement connectés à ladite borne d’alimentation par quatre autres commutateurs commandables SWl a, SWlb, SWl c et SWl d. Les drains de ces quatre autres transistors secondaires TRS l a, TRS l b, TRS l c et TRS l d, sont également connectés au nœud intermédiaire Ni l .

Le rapport entre la largeur de chaque autre transistor secondaire et la largeur du transistor principal TRP est égal à 1/N +/- x%.

Par exemple, le rapport entre la largeur du transistor secondaire TRS l a et la largeur du transistor principal TRP est égal à 1 /N + 5%.

Le rapport entre la largeur du transistor secondaire TRS l b et la largeur du transistor principal TRP est égal à 1/N + 10%.

Le rapport entre la largeur du transistor secondaire TRS l c et la largeur du transistor principal TRP est égal à 1 /N - 5% .

Le rapport entre la largeur du transistor secondaire TRS l d et la largeur du transistor principal TRP est égal à 1 /N - 10%.

Ainsi si on active l’un des autres transistors secondaires, le courant délivré au nœud intermédiaire sera décalé de quelques pourcents par rapport au courant Iref délivré par le transistor secondaire TRS 1 , c’est-à-dire par rapport à la moyenne de la somme des courants circulant dans les N premiers transistors TRl i.

La modification structurelle du miroir qui vient d’être décrit pour le nœud Ni l , se répète pour chaque nœud intermédiaire Nlj , j variant de 1 à K.

Lors de la première mise sous tension, on sélectionne pour chaque nœud intermédiaire Nlj , l’un des quatre commutateurs SWl a à SW l d, par exemple le commutateur SWl b.

Du fait de ce décalage du courant de référence, les valeurs logiques des bits instables valent par exemple 0.

On procède ensuite à un décalage du courant de référence dans l’autre sens, en activant le commutateur symétrique du commutateur SWl b, c’est le commutateur SWl d.

Ceci confère donc aux bits précédents les valeurs logiques 1 .

Des moyens de traitement vont alors comparer le code numérique délivré aux nœuds de sortie NSj du dispositif DIS, bit à bit, de façon à repérer les bits dont les valeurs logiques ont changé entre un décalage à droite et un décalage à gauche du courant de référence. Ces bits sont considérés comme instables.

Ces moyens de traitement peuvent comporter des circuits logiques.

Puis, les moyens de traitement prennent une décision quant à la gestion de ces bits instables.

A cet égard, trois solutions sont par exemple possibles.

Une première solution consiste à ne pas prendre en compte ces bits instables dans le code numérique délivré par le dispositif DIS .

Dans ce cas, le code numérique ne comportera pas ces bits. Une autre solution consiste à conférer une valeur logique arbitraire à ces bits instables.

Il est aussi possible choisir comme solution, une combinaison arbitraire des trois solutions précédentes.

Et, cette décision va être mémorisée dans le dispositif DIS. A l’issue de cette prise de décision, le dispositif DIS peut être alors replacé dans son premier état correspondant à celui illustré sur la figure 2 (transistors secondaires TRSj sélectionné avec rapport de courant égal à 1 /N) et la décision prise quant au(x) bit(s) instable(s) reste mémorisée et valable pour la suite.

Elle sera également valable lors de toutes les mises sous tension ultérieures pour lesquelles il ne sera plus nécessaire de procéder à des décalages du courant Iref.

On obtient alors un code numérique parfaitement répétable d’une mise sous tension à une autre.

II convient enfin de noter que la réalisation du dispositif DIS est obtenue par des procédés de fabrication classiques CMOS .

L’invention n’est pas limitée aux modes de réalisation et de mise en œuvre qui viennent d’être décrits mais en embrassent toutes les variantes.

A cet égard, on se réfère maintenant plus précisément aux figures

6 et 7 qui illustrent schématiquement une autre variante possible de l’invention permettant de réduire les effets du vieillissement des transistors, voire de s’en affranchir. En effet, bien que les modes de réalisation illustrés sur les figures 2 et 5 en particulier donnent toute satisfaction, il s’avère que les transistors TRP et TRS 1 de la figure 2 vieillissent en général différemment. En effet, même s’ils présentent une même tension grille- source, ils présentent respectivement des tensions drain-source différentes.

De ce fait, les transistors TRPL 1 et TRPL2 illustrés sur la figure 2 et respectivement incorporés dans le premier moyen FM1 1 et le deuxième moyen SM21 présentent également un vieillissement différent, ce qui peut conduire à terme à des prises de décision différentes quant à la valeur des bits de sortie du dispositif de fonction physiquement non clonable, et par conséquent à un code numérique non parfaitement répétable d’une mise sous tension à une autre.

La variante illustrée sur les figures 6 à 7 vise par conséquent à réduire ces effets de vieillissement, voire de s’en affranchir, de façon à proposer de façon plus fiable la fourniture d’un code numérique parfaitement répétable d’une mise sous tension à une autre du dispositif de fonction physiquement non clonable.

Dans le mode de réalisation illustré sur la figure 6, on retrouve les N premiers transistors montés en diodes TR1 1 -TR1N et les premiers moyens associés FMI 1 -FM 1N, ainsi que les deuxièmes transistors, dont, pour des raisons de simplification, seul le j ^eme , référencé TR2j , est représenté sur cette figure 6, avec son deuxième moyen associé SM2j et les autres moyens ou éléments affectés de l’indice j qui lui sont associés et qui seront décrits ci-après.

Les structures des premiers transistors TRl i, du ou des deuxièmes transistors TR2j , et de leurs premiers moyens FMl i et deuxièmes moyens SM2j respectifs associés, étant identiques à celles déjà décrites en référence à la figure 2, ces structures ne seront pas de nouveau décrites.

Comme illustré sur la figure 6, le dispositif de fonction physiquement non clonable DIS comprend, pour chaque premier transistor TRl i une première branche BRAl i incorporant ce premier transistor TRl i et le premier moyen correspondant FM li. Le dispositif DIS comporte également pour chaque deuxième transistor TR2j une deuxième branche BRBj incorporant ce deuxième transistor et le deuxième moyen correspondant SM2j .

Et, chaque première branche et chaque deuxième branche sont structurellement identiques, c’est-à-dire qu’elles comportent des composants ou des moyens structurellement identiques même si la taille de certains transistors peut être différente d’une première branche à une deuxième branche.

Plus précisément, chaque première branche BRAi comporte une première partie BRA l i incorporant le premier transistor correspondant TRl i et le premier moyen correspondant FMl i.

Chaque première branche comporte également une deuxième partie BRA2C incorporant un premier transistor additionnel TRA 1 monté en diode, cette deuxième partie BRA2C étant commune à toutes les premières branches BRAi.

Les premières parties BRAl i de toutes les premières branches BRAi sont connectées à cette deuxième partie commune BRA2C.

Par ailleurs, chaque deuxième branche BRBj comporte une première partie BRB lj incorporant le deuxième transistor correspondant TR2j et le deuxième moyen correspondant SM2j et une deuxième partie BRB2j comportant un deuxième transistor additionnel TRA2j monté en diode.

Et, le premier transistor additionnel TRA 1 et chaque deuxième transistor additionnel TRA2j sont configurés pour avoir une même tension grille-source et une même tension drain-source et ce, même s’ils ne présentent pas la même taille.

En effet, le premier transistor additionnel TRA 1 présente une largeur N fois plus grande que la largeur de chaque deuxième transistor additionnel TRA2j .

Par ailleurs, le dispositif DIS comprend un premier miroir additionnel de courant MRC 1 incorporant le premier transistor additionnel TRA1 ainsi qu’un autre premier transistor additionnel TRA10. Ces deux premiers transistors additionnels TRA 1 et TRA10 ont une même tension grille-source mais des tensions drain-source respectives différentes.

Par ailleurs, la largeur du premier transistor additionnel TRA1 est N fois plus grande que la largeur de l’autre premier transistor additionnel TRA10.

De ce fait, alors que le courant qui circule dans la deuxième partie BRA2C commune à toutes les premières branches BRAi, est le courant Ip égal à la somme des courants circulant dans les N premiers transistors TRl i, le premier courant intermédiaire délivre par le premier miroir additionnel de courant MRC 1 est le courant Iref (égal à Ip/N) algébriquement augmenté du courant de décalage lof.

Plus précisément, ce courant Iref est égal à la moyenne des courants circulant dans les N premiers transistors tandis que le courant de décalage lof est dû au fait que les deux premiers transistors additionnels TRA 1 et TRA10 ne présentent pas la même tension drain- source.

Le dispositif DIS comprend également, associé à chaque deuxième branche BRBj , un deuxième miroir additionnel de courant MRC2j incorporant le deuxième transistor additionnel TRA2j ainsi qu’un autre deuxième transistor additionnel TRA20j .

Les deux deuxièmes transistors additionnels TRA2j et TRA20j ont la même tension grille-source mais des tensions respectives drain- source différentes.

Ils présentent par ailleurs une même largeur. Par conséquent, ce deuxième miroir de courant additionnel MRC2j délivre un courant égal au deuxième courant I2j algébriquement augmenté du courant de décalage lof.

Là encore, ce courant de décalage est dû au fait que les deux deuxièmes transistors additionnels TRA2j et TRA20j ne présentent pas la même tension drain-source.

Par ailleurs, cet autre deuxième transistor additionnel TRA20j et l’autre premier transistor additionnel TRA10 présentent non seulement la même tension grille-source mais également la même tension drain- source.

Et, comme le deuxième transistor additionnel TRA2j et le premier transistor additionnel TRA1 présentent également la même tension grille-source et la même tension drain-source, le courant de décalage lof délivré par chaque deuxième miroir de courant MRC2j est égal au courant de décalage lof délivré par le premier miroir de courant MRC 1 .

Ainsi, comme on vient de le voir, on a d’une part un premier courant délivré par le premier miroir additionnel de courant MRC 1 et égal au courant Iref algébriquement augmenté du courant de décalage lof, et d’autre part un deuxième courant, délivré par le deuxième miroir de courant additionnel MRC2j et égal au courant I2j circulant dans le deuxième transistor TR2j, algébriquement augmenté du même courant de décalage lof.

Et, comme on va le voir maintenant, ce sont ce premier courant et ce deuxième courant qui vont être comparés au niveau du nœud de sortie NSj de façon à délivrer un bit ayant une valeur logique dépendant de la comparaison de ces deux courants.

Le dispositif DIS comporte également un premier système de miroirs de courant cascodés couplé entre d’une part le premier miroir additionnel de courant MRC 1 et d’autre part chaque nœud de sortie Nlj ou NSj .

Ce premier système de miroirs de courant cascodés comporte dans cet exemple un premier miroir cascodé SMR10 ayant un rapport de division de 1 , couplé à la sortie du premier miroir additionnel MRC 1 et un deuxième miroir cascodé SMRl lj ayant également un rapport de division de 1 et connecté entre la sortie du premier miroir cascodé SMR10 et le nœud Nlj .

Le deuxième miroir cascodé SMRl lj comporte notamment deux transistors PMOS, référencés TRM lj et TRM2j , connectés en série entre la borne d’alimentation (délivrant la tension d’alimentation Vdd) et le nœud Nlj . Le deuxième miroir cascodé SMRl lj délivre donc au nœud Nlj le premier courant Iref + lof égal au premier courant intermédiaire Iref + lof délivré par le courant additionnel MRC1 puisque les rapports de division des miroirs cascodés SMR10 et SMRl lj sont égaux à 1 .

Le premier système de miroirs cascodés comporte également un troisième miroir cascodé SMR3j connecté entre la sortie du premier miroir cascodé SMR10 et le nœud de sortie NSj .

Ce troisième miroir cascodé SMR3 a également un rapport de division égal à 1 et délivre donc également le premier courant égal à Iref + lof.

Le dispositif DIS comporte également un deuxième système de miroirs de courant cascodés SMR2j couplé entre d’une part chaque deuxième miroir additionnel MRC2j et chaque nœud de sortie Nlj .

Ce deuxième système de miroirs cascodés SMR2j a un rapport de division égal à 1 et est donc configuré pour recopier le deuxième courant I2j + lof délivré par le deuxième miroir de courant additionnel MRC2j .

Comme le courant de décalage lof est identique de part et d’autre du nœud intermédiaire Nlj , il va se compenser lors de la comparaison effectuée au nœud Nlj .

Compte tenu de la distribution aléatoire des tensions de seuil de l’ensemble des transistors TRl i, TR2j , le courant I2j traversant le deuxième transistor TR2j peut se situer d’un côté ou de l’autre du courant de référence Iref.

Et si le courant de référence Iref est supérieur au courant I2j , la tension du nœud intermédiaire correspondant Nlj monte à Vdd.

Si le courant de référence Iref est inférieur au courant I2j , la tension du nœud intermédiaire correspondant Nlj descend à 0.

Alors qu’il serait possible d’effectuer cette comparaison au niveau du nœud intermédiaire Nlj , ce nœud formant alors le nœud de sortie, il est préférable de prévoir un étage de sortie, avantageusement à haut gain, entre chaque nœud intermédiaire Nlj et le nœud de sortie NSj correspondant, de façon à effectuer une comparaison en courant au niveau du nœud de sortie NSj . Là encore, le courant de décalage lof présent de part et d’autre du nœud de sortie NSj se compense.

Cet étage de sortie comporte un premier transistor supplémentaire PMOS TRP lj dont la grille est connectée au nœud intermédiaire Nlj et un deuxième transistor supplémentaire TRP2j connecté entre le transistor TRP lj et le nœud NSj , et dont la grille est connectée à la grille du transistor cascode TRM2j du miroir de courant cascodé SMR1 lj .

L’étage de sortie comporte également les deux transistors cascodés du miroir de courant SMR3j connectés en série au nœud de sortie NSj .

Au niveau de ce nœud de sortie, si le courant de référence Iref est supérieur au courant I2j , le signal de sortie a un premier niveau correspondant à une première valeur logique pour le bit correspondant, par exemple la valeur 0.

Si le courant de référence Iref est inférieur au courant I2j , le signal de sortie a un deuxième niveau correspondant à une deuxième valeur logique pour le bit correspondant, par exemple la valeur 1 .

D’une façon analogue au mode de réalisation de la figure 5, le mode de réalisation de la figure 7 permet de détecter des bits du code numérique délivré par le dispositif DIS dont les valeurs pourraient ne pas être stables et répétables.

En effet, lorsque le dispositif DIS de la figure 6 est alimenté, il se peut très bien que pour certains deuxièmes transistors TR2j , les courants les traversant aient des niveaux proches du niveau du courant de référence Ief.

Dans ce cas, les caractéristiques de l’étage de sortie notamment peuvent conduire à des comparaisons donnant des valeurs instables ou non répétables d’une mise sous tension à une autre.

En d’autres termes les valeurs logiques des bits associés à ces deuxièmes transistors peuvent basculer d’une mise sous tension à une autre par exemple en raison de l’instabilité de comparaison.

Le mode de réalisation de la figure 7 permet de détecter ces bits et de prendre une décision quant à la gestion de leur valeur. Ceci peut être effectué avantageusement lors de la première mise sous tension du dispositif DIS.

Comme illustré sur la figure 7, le miroir de courant cascodé SMRllj a un rapport de division ajustable entre plusieurs valeurs comportant la valeur 1 et des valeurs auxiliaires situées de part et d’autre de la valeur 1.

Plus précisément, on retrouve les deux transistors cascodés TRMlj et TRM2j connectés au nœud intermédiaire Nlj et connectés à la borne d’alimentation destinée à recevoir la tension d’alimentation Vdd, par un commutateur commandable SWlj.

Le miroir de courant SMRllj comporte également dans cet exemple, quatre autres transistors cascodés TRMlaj, TRMlbj, TRMlcj, TRMldj et TRM2aj, TRM2bj, TRM2cj et TRM2dj respectivement connectés à ladite borne d’alimentation par quatre autres commutateurs commandables SWlaj, SWlbj, SWlcj et SWldj.

Les drains de ces quatre autres transistors TRM2aj, TRM2bj, TRM2cj et TRM2dj, sont également connectés au nœud intermédiaire Nlj.

Le rapport entre la largeur de chaque autre transistor et la largeur du transistor TRMlj est égal à 1 +/- x%.

Par exemple, le rapport entre la largeur du transistor TRMlaj et la largeur du transistor TRMlj est égal à 1 + 5%.

Le rapport entre la largeur du transistor TRMlbj et la largeur du transistor TRMlj est égal à 1 + 10%.

Le rapport entre la largeur du transistor TRMlcj et la largeur du transistor TRMlj est égal à 1 - 5%.

Le rapport entre la largeur du transistor TRMldj et la largeur du transistor TRMlj est égal à 1 -10%.

Ainsi si on active l’un de ces autres transistors, le courant délivré au nœud intermédiaire Nlj sera décalé de quelques pourcents par rapport au courant Iref délivré par le transistor TRMlj, c’est-à-dire par rapport à la moyenne de la somme des courants circulant dans les N premiers transistors TRli. En d’autres termes le premier courant (Iref+Iof+/-x%) délivré au nœud Nlj sera décalé de quelques pourcents par rapport au premier courant intermédiaire (Iref+Iof) délivré par le premier miroir de courant additionnel MRC 1

La modification structurelle du miroir qui vient d’être décrit se répète pour chaque nœud intermédiaire Nlj , j variant de 1 à K.

Lors de la première mise sous tension, on sélectionne pour chaque nœud intermédiaire Nlj , l’un des quatre commutateurs SWl aj à SWl dj , par exemple le commutateur SWl bj .

Du fait de ce décalage du courant de référence, les valeurs logiques des bits instables valent par exemple 0.

On procède ensuite à un décalage du courant de référence dans l’autre sens, en activant le commutateur symétrique du commutateur SWl bj , c’est le commutateur SWl dj .

Ceci confère donc aux bits précédents les valeurs logiques 1 .

Des moyens de traitement vont alors comparer le code numérique délivré aux nœuds de sortie NSj du dispositif DIS, bit à bit, de façon à repérer les bits dont les valeurs logiques ont changé entre un décalage à droite et un décalage à gauche du courant de référence.

Ces bits sont considérés comme instables.

Ces moyens de traitement peuvent comporter des circuits logiques.

Puis, les moyens de traitement prennent une décision quant à la gestion de ces bits instables.

A cet égard, trois solutions sont par exemple possibles.

Une première solution consiste à ne pas prendre en compte ces bits instables dans le code numérique délivré par le dispositif DIS.

Dans ce cas, le code numérique ne comportera pas ces bits.

Une autre solution consiste à conférer une valeur logique arbitraire à ces bits instables.

Il est aussi possible choisir comme solution, une combinaison arbitraire des trois solutions précédentes.

Et, cette décision va être mémorisée dans le dispositif DIS. A l’issue de cette prise de décision, le dispositif DIS peut être alors replacé dans son premier état correspondant à celui illustré sur la figure 6 (transistors TRM lj sélectionné avec rapport de courant égal à 1 ) et la décision prise quant au(x) bit(s) instable(s) reste mémorisée et valable pour la suite.

Elle sera également valable lors de toutes les mises sous tension ultérieures pour lesquelles il ne sera plus nécessaire de procéder à des décalages du courant Iref.

On obtient alors un code numérique parfaitement répétable d’une mise sous tension à une autre.

Il convient enfin de noter que là encore la réalisation du dispositif DIS est obtenue par des procédés de fabrication classiques CMOS.