Titre : CIRCUIT DE SURVEILLANCE ET DE PROTECTION EN TEMPS RÉEL POUR DES TRANSISTORS GAN CONTRE LE PHÉNOMÈNE DE PIÉGEAGE

DOMAINE TECHNIQUE

La présente demande se rapporte au domaine des circuits munis de transistors à base de GaN et dotés de moyens pour prévenir le phénomène d'effondrement de courant (« current collapse ») dans ces transistors.

Elle concerne notamment les circuits dotés de transistors HEMT (« High Electron Mobility Transistor », i.e. transistors à électron à haute mobilité) et s'applique en particulier aux circuits de puissance tels que les onduleurs ou les convertisseurs DC/DC et DC/AC.

ÉTAT DE LA TECHNIQUE ANTÉRIEURE

Les transistors à base de GaN de type HEMT ont pour avantage notamment de supporter de grandes densités de courant ainsi que de fortes tensions à l'état bloqué. Ils trouvent des applications dans le domaine des circuits de puissance tels que les convertisseurs d'énergie électrique et les onduleurs.

Cependant, ces transistors, et plus généralement les transistors ayant une structure de canal comprenant une couche de GaN, sont l'objet d'un phénomène d'effondrement du courant (« current collapse » selon la terminologie anglo-saxonne) dû à des pièges d'électrons dans leur structure semi-conductrice. Un tel phénomène est évoqué par exemple dans le document de T. Hasan, "Mechanism and Suppression of Current Collapse in AIGaN/GaN High Electron Mobility Transistors" PhD thesis - University of Fukui, Japan 2013.

L'origine de tels pièges peut être une conséquence de plusieurs facteurs, comme par exemple des défauts cristallins, des dislocations, ou la présence d'impuretés. De tels pièges peuvent être également trouvés dans l'interface entre différents matériaux semi-conducteurs et des couches de passivation. Dans les transistors à base de GaN, les pièges sont principalement localisés dans le GaN ou dans l'interface entre cette couche et une autre couche de matériau à grand Gap par exemple à base d'AIGaN.

Le phénomène d'effondrement du courant impacte significativement les circuits en particulier les circuits de puissance tels que les convertisseurs ou les onduleurs, qui plus est lorsqu'un fonctionnement à haute température et à faible tension de fonctionnement est requis. Ceci peut même occasionner une casse thermique des composants.

On cherche donc à surveiller et prévenir ce phénomène dans les circuits dotés de tels composants.

EXPOSÉ DE L'INVENTION

Ainsi, un mode de réalisation de la présente invention concerne un dispositif électronique doté de transistors à base de GaN, comprenant un circuit de contrôle configuré pour évaluer la résistance drain source à l'état passant d'au moins un premier transistor parmi lesdits transistors.

Le circuit de contrôle peut être doté :

- d'un premier circuit de mesure de tension drain source à l'état passant du premier transistor, le premier circuit de mesure comprenant un premier amplificateur opérationnel, en particulier monté en mode différentiel, configuré pour produire en sortie une première tension de sortie proportionnelle à une différence de potentiels entre un potentiel d'électrode de drain du premier transistor mis à l'état passant et un potentiel d'électrode de source du premier transistor mis à l'état passant,

- d'un premier élément interrupteur agencé entre une électrode donnée parmi lesdites électrodes de source et de drain du premier transistor et une première entrée du premier amplificateur, le premier élément interrupteur étant configuré pour coupler l'électrode donnée à la première entrée du premier amplificateur consécutivement à une mise à l'état passant du premier transistor,

- d'une branche de circuit dans laquelle un courant de charge image d'un courant traversant le premier transistor à l'état passant est apte à circuler, - d'un étage d'évaluation configuré pour, à partir dudit courant de charge et de ladite tension de sortie, produire un premier signal d'évaluation représentatif du rapport entre ladite tension de sortie et ledit courant de charge.

Avantageusement, l'étage d'évaluation du circuit de contrôle est doté d'un module de calcul numérique intégré à un microcontrôleur ou à un circuit intégré à réseau de cellules programmables et/ou comporte un diviseur analogique ou d'un multiplicateur analogique.

Selon un mode de réalisation avantageux, le circuit de contrôle peut être doté en outre doté d'un circuit de protection, le circuit de protection comprenant un premier comparateur pour comparer le premier signal d'évaluation à un seuil donné, le circuit de protection étant configuré pour, lorsque le premier signal d'évaluation dépasse le seuil donné, émettre un signal de désactivation de sorte à maintenir ledit premier transistor bloqué.

Ainsi, outre une simple surveillance de l'évolution de la résistance dynamique drain source, on peut mettre en œuvre une protection du transistor à base de GaN.

Le circuit de contrôle peut être pourvu d'un premier circuit pilote de grille produisant ledit premier signal de commande, le signal de désactivation étant émis en entrée dudit premier circuit pilote de grille.

Selon une possibilité de mise en œuvre pour laquelle parmi lesdits transistors figure au moins un deuxième transistor couplé au premier transistor, une grille du deuxième transistor étant commandée par un deuxième signal de commande, le deuxième signal de commande étant à l'exception de temps morts en opposition de phase avec le premier signal de commande, ladite branche de circuit étant agencée entre le premier transistor et le deuxième transistor de sorte que le courant de charge est l'image du courant traversant le deuxième transistor lorsque le deuxième transistor est à l'état passant, ledit circuit de contrôle étant doté en outre :

- d'un deuxième circuit de mesure de tension drain source à l'état passant du deuxième transistor, le deuxième circuit de mesure comprenant un amplificateur opérationnel, en particulier monté en mode différentiel, appelé deuxième amplificateur pour produire en sortie une tension de sortie proportionnelle à une différence de potentiel entre un potentiel d'électrode de drain du deuxième transistor mis à l'état passant et un potentiel d'électrode de source du deuxième transistor mis à l'état passant,

- d'un deuxième élément interrupteur agencé entre l'électrode de source du deuxième transistor et une entrée du deuxième amplificateur, le deuxième élément interrupteur étant configuré pour coupler l'électrode de source du deuxième transistor et l'entrée du deuxième amplificateur consécutivement à une mise à l'état passant du deuxième transistor, ledit étage d'évaluation du circuit de contrôle étant configuré en outre pour, à partir dudit courant de charge et de ladite tension de sortie, produire un deuxième signal d'évaluation représentatif du rapport entre la tension de sortie du deuxième transistor et ledit courant de charge.

Avantageusement, le circuit de contrôle est doté d'un circuit de protection et la grille du deuxième transistor est commandée par un deuxième circuit pilote de grille, Avantageusement, le circuit de protection, est doté d'un deuxième comparateur pour comparer ledit deuxième signal d'évaluation à un autre seuil donné, le circuit de protection étant configuré en outre pour, lorsque le deuxième signal d'évaluation dépasse ledit autre seuil donné, émettre un deuxième signal de désactivation en entrée d'un deuxième circuit pilote de grille de sorte à maintenir ledit deuxième transistor bloqué.

Selon une possibilité de mise en œuvre, le premier élément interrupteur est commandé par un signal de déclenchement de mesure, le circuit de contrôle comprenant en outre un étage de commande du signal du premier signal de commande et du signal de déclenchement de mesure pour, consécutivement à un changement d'état du premier signal de commande rendant le premier transistor passant, déclencher, un premier délai déterminé après ce changement, une modification d'état du signal de déclenchement de mesure de sorte à rendre passant le premier élément interrupteur et pour, consécutivement à une nouvelle modification d'état du signal de déclenchement de mesure rendant le premier élément interrupteur passant, déclencher un nouveau changement d'état du signal de commande rendant le premier transistor bloqué.

Ainsi, avantageusement, on n'effectue une mesure de résistance drain source sur un transistor GaN uniquement lorsque ce transistor est rendu passant

Selon un mode avantageux, le premier amplificateur est alimenté par le biais d'une batterie externe.

Selon un autre aspect la présente invention concerne un dispositif électronique de puissance tel qu'un onduleur ou un convertisseur muni d'un dispositif à transistors tel que défini plus haut, le premier transistor appartenant à un bras de l'onduleur ou une cellule de commutation du convertisseur ou, le cas échéant, le premier transistor et le deuxième transistor appartenant à un même bras de l'onduleur ou à une même cellule de commutation du convertisseur.

BRÈVE DESCRIPTION DES DESSINS

La présente invention sera mieux comprise sur la base de la description qui va suivre et des dessins en annexe sur lesquels :

La figure 1 sert à illustrer un dispositif muni de transistors à grand gap associé à un circuit de contrôle de la résistance dynamique drain source de transistors à grand Gap;

La figure 2 donne un exemple de chronogramme de fonctionnement du dispositif de la figure 1 avec les signaux d'activation des transistors et les signaux de commande d'éléments interrupteurs du circuit de contrôle associé;

La figure 3 sert à illustrer un exemple d'étage de contrôle du circuit de contrôle configuré pour évaluer une résistance dynamique drain source des transistors à grand gap et contrôler les signaux d'activation des transistors à grand gap en fonction de cette activation;

La figure 4 sert à illustrer un exemple de circuit de protection pour désactiver les transistors à grand gap lorsque leur résistance dynamique drain source dépasse un seuil donné; La figure 5 sert à illustrer une structure de transistor HEMT à base de GaN dont un circuit de contrôle tel que mis en œuvre suivant l'invention permet d'évaluer la résistance dynamique drain source;

Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.

Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.

EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS

On se réfère à présent à la figure 1 servant à illustrer un étage 20 de mesure d'un circuit de contrôle de résistance dynamique drain-source de transistors 11, 12 à base de GaN, c'est-à-dire réalisés dans une structure semi-conductrice dotée d'au moins une couche de GaN pour former une hétérojonction.

Les transistors 11, 12 sont dans cet exemple des transistors HEMT appartenant à un dispositif électronique de puissance et en particulier à un onduleur 5 permettant de générer des tensions et des courants alternatifs à partir d'une source d'énergie électrique de tension DC.

L'étage 20 permet de réaliser une mesure et une surveillance d'un bras d'onduleur à partir de chutes de tension drain source sur les transistors 11, 12, à base de GaN lorsque ces derniers sont mis à l'état passant.

Les transistors 11, 12 dont on surveille les résistances dynamiques drain- source à l'état passant respectives RDS_ONI, RDS_ON2, appartiennent ici à un même bras d'onduleur 5. Les transistors 11, 12 fonctionnent comme des interrupteurs complémentaires avec typiquement au moins un temps morts destiné à éviter une conduction simultanée de ces transistors 11, 12 dans le bras du convertisseur.

Ainsi, hormis sur les temps morts (intervalles Tm = t2-tl, T'm = t6-t5 sur le chronogramme de la figure 2), les signaux de commande S _Gi , S _G2 du premier transistor 11 et du deuxième transistor 12 sont complémentaires ou en opposition de phase. Ces signaux de commande S _Gi , S _G2 permettant alternativement d'activer (i.e. rendre passant) puis de désactiver (i.e. rendre bloqué) respectivement le premier transistor 11 et le deuxième transistor 12 sont appliqués respectivement sur la grille Gi du premier transistor 11 et sur la grille G ₂ du deuxième transistor 12.

L'étage 20 de mesure du circuit de contrôle permet d'obtenir les chutes de tension sur les transistors 11, 12 à l'état passant ainsi qu'une valeur du courant qui traverse les transistors 11, 12 à l'état passant.

Le circuit de contrôle peut être également prévu pour, en fonction des valeurs de mesures de tension drain source V _D SI_ON, V _D S2_ON des transistors à l'état passant et du courant traversant les transistors à l'état passant, évaluer la résistance dynamique à l'état passant des transistors 11, 12.

Le circuit de contrôle peut être également conçu pour, en fonction de valeurs de résistance dynamique à l'état passant des transistors 11, 12, contrôler leurs signaux de commande S _Gi , S _G2 respectifs.

L'étage 20 de mesure du circuit de contrôle est pourvu d'un premier circuit 21 de mesure couplé au premier transistor 11 afin de déterminer la tension drain source à l'état passant V _D SI_ON, du premier transistor 11. Ce premier circuit 21 de mesure est ici doté d'un amplificateur opérationnel, Op-Ampl monté en mode différentiel et selon un montage linéaire, avec une sortie rebouclant sur son entrée inverseuse.

L'amplificateur opérationnel Op-Ampl est en particulier monté en mode différentiel 41 pour produire en sortie une tension de sortie Vdsl_ON proportionnelle à une différence de potentiels entre un potentiel d'électrode de drain DI du premier transistor 11 mis à l'état passant et un potentiel d'électrode de source SI du premier transistor 11 mis à l'état passant.

L'amplificateur opérationnel Op-Ampl est doté d'une entrée couplée à une électrode drain DI du premier transistor 11 et d'une autre entrée couplée à une électrode source SI du premier transistor 11. Dans l'exemple illustré, la source SI est ainsi connectée à l'entrée non inverseuse E+ de l'amplificateur opérationnel Op-Ampl tandis que le drain DI est couplé à l'entrée inverseuse E- de l'amplificateur Op-Ampl.

Un élément interrupteur 31 est agencé entre l'électrode de drain DI du premier transistor 11 et l'entrée E- de l'amplificateur Op-Ampl. Cet élément interrupteur 31 est formé dans cet exemple d'un transistor Mi de couplage ici de type N, dont la grille est commandée par un signal S _Mi de commande de mesure, pour activer le transistor Mi de couplage lors d'une phase de mesure.

Afin d'éviter une circulation de courant du drain du premier transistor 11 vers l'amplificateur Op-Ampl, un élément de blocage de courant tel qu'une diode 33 est ici prévu en parallèle avec le transistor Mi de couplage.

L'élément interrupteur 31 est commandé (changement d'état dans cet exemple à un potentiel haut du signal de commande de mesure S _Mi appliqué sur la grille du transistor Mi de couplage à l'instant t ₃ ) de sorte à coupler l'électrode de drain DI du premier transistor 11 à l'amplificateur consécutivement à une mise en conduction du premier transistor 11 (changement d'état dans cet exemple à un potentiel haut du signal SGI du transistor 11 à l'instant t ₂ ). On effectue ainsi la mesure de tension de drain source pendant la mise en conduction du premier transistor 11. Lorsque la phase de mesure est terminée, le signal de commande de mesure S _Mi est modifié (changement d'état et mis à un potentiel bas du signal S _Mi appliqué sur la grille du premier transistor Ml à l'instant t ₄ ) de sorte à découpler l'électrode de drain DI du premier transistor 11 de l'amplificateur Op-Ampl. Puis, une fois la phase de mesure terminée, le signal de commande S _Gi change d'état (instant t ₅ ) de sorte à désactiver le premier transistor 11. La phase de mesure et le couplage du premier transistor 11 à l'étage de mesure 20 ne sont ainsi réalisés que lorsque le transistor premier 11 est activé (i.e. mis à l'état passant).

Le signal de commande S _Mi de mesure peut être produit à partir du signal SGI permettant de contrôler la grille du premier transistor 11, en particulier en appliquant à ce signal S _Gi un retard prédéterminé T _de ia _y ib réglable lorsque ce dernier est modifié (ici passe à un état haut) de manière à rendre passant le premier transistor 11. Lorsque la phase de mesure s'achève, la remise à l'état bloqué du premier transistor 11 est déclenchée après un retard prédéterminé T _de iay2a = t5-t4.

Ces retards T _deiay ib, T _deiay 2a sont prévus afin de ne pas perturber le comportement en commutation du premier transistor 11 lorsqu'on mesure sa chute de tension. Ces retards T _deiay ib, T _deiay 2a peuvent être de l'ordre respectivement d'une dizaine de nanosecondes et de plusieurs dizaines de nanosecondes. Ainsi, le transistor Mi de l'étage de mesure est activé une dizaine de ns après l'activation (du transistor 11 et bloqué plusieurs dizaines de ns avant que le blocage du transistor 11 ne soit déclenché. Le signal de commande S _Mi et les retards T _de iayib,Tdeiay2a peuvent être respectivement produit et modulés par le biais d'un circuit numérique de type microcontrôleur ou un FPGA et avantageusement d'un même circuit numérique que celui produisant les signaux de commande des transistors 11, 12.

Le courant traversant le premier transistor 11 lors de sa mise en conduction est ici mesuré par le biais d'une branche 24 de circuit couplée à une charge R_LOAD dans laquelle un courant de charge I _L OAD image d'un courant traversant le premier transistor 11 à l'état passant. Cette branche 24 est reliée à un point milieu entre la source SI du premier transistor 11 et le drain D2 du deuxième transistor 12.

Dans la mesure où le deuxième transistor 12 est mis hors conduction autrement dit se trouve bloqué lorsque le premier transistor 11 est mis en conduction, le courant de charge I _L OAD est sensiblement égal ou proportionnel au courant traversant le premier transistor à l'état passant lors de la phase de mesure de VDS_ON1.

Un capteur 25 de courant, par exemple de type ACS712-30A, permet de mesurer le courant traversant la charge après le point milieu S1-D2.

Le capteur de courant 25 permet d'évaluer le courant I _L OAD et par conséquent le courant traversant le premier transistor 11 à l'état passant.

Le circuit de contrôle est, dans cet exemple, doté d'un deuxième circuit 22 de mesure couplé cette fois au deuxième transistor 12 afin de déterminer la tension drain source à l'état passant VDS2_ON, du deuxième transistor 12.

Le deuxième circuit 22 de mesure est avantageusement prévu avec une configuration semblable à celle du premier circuit 21 de mesure avec un amplificateur opérationnel montés en mode différentiel 0p-Amp2 et comportant une entrée couplée à une électrode du deuxième transistor 12 et une autre entrée couplée à une autre électrode du deuxième transistor 12.

Les deux amplificateurs opérationnels montés en mode différentiel Op- Ampl, 0p-Amp2 sont avantageusement prévus avec une vitesse de balayage (« Slew Rate » selon la terminologie anglo-saxonne) élevée, c'est-à-dire typiquement d'au moins lOOV / us.

Les deux amplificateurs opérationnels Op-Ampl et Op-Amp2 peuvent être alimentés entre V+ et V- avantageusement par le biais d'une batterie 111 externe. Cela permet de minimiser les perturbations dans les mesures.

Le deuxième circuit 22 est également pourvu de son élément interrupteur 32. Consécutivement à une activation du deuxième transistor 12 (instant t ₆ sur la figure 2), un deuxième élément interrupteur 32 est commandé (changement de niveau du signal de commande de mesure S _M 2 à l'instant t ₇ sur la figure 2) de sorte à coupler le deuxième transistor 12 et l'amplificateur Op-Amp2 associé et une phase de mesure de la tension V _D S_ON2 démarre. Lorsque cette phase de mesure est terminée (instant t ₈ sur la figure 2 où le signal S _M 2 de commande de mesure change de niveau), le deuxième élément interrupteur 32 est commandé de sorte à découpler le deuxième transistor 12 de l'amplificateur Op-Amp2. Puis, le deuxième transistor 12 est désactivé (instant t ₉ sur la figure 2 où le signal S _G 2 de commande du deuxième transistor change de niveau).

Le courant traversant le deuxième transistor 12 lors de sa mise en conduction est mesuré par le biais de la branche 24 en évaluant à l'aide du capteur de courant 25 le courant de charge I _L OAD- Dans la mesure où le premier transistor 11 est mis hors conduction autrement dit se trouve bloqué lorsque le deuxième transistor 12 est mis en conduction, le courant de charge I _L OAD est sensiblement égal ou proportionnel au courant traversant le deuxième transistor à l'état passant lors de la phase de mesure de VDS_ON2.

La phase de mesure et le couplage du deuxième transistor 12 à l'étage de mesure 20 ne sont ainsi réalisés que lorsque le deuxième transistor 12 est activé (i.e. mis à l'état passant).

Dans cet exemple de réalisation on effectue alternativement une mesure de résistance drain source du premier transistor uniquement lorsque ce dernier est rendu passant, puis une mesure de résistance drain source du deuxième transistor uniquement lorsque ce dernier est rendu passant, le premier transistor et le deuxième transistor n'étant quant à eux pas rendus passant simultanément mais alternativement.

Avantageusement, les transistors M _i; M ₂ de couplage permettant lors des phases de mesure d'établir la connexion entre les transistors GaN 11, 12 et les amplificateurs Op-Ampl, Op-Amp2 de mesure sont des transistors de type MOSFET choisis pour leur rapidité de commutation.

Sur la figure 3, un étage 50 du circuit 20 de contrôle est représenté de manière schématique. Cet étage 50 peut être par exemple doté d'un micro-contrôleur ou un circuit intégré de type à réseau de cellules programmables (FPGA pour « Field Programmable Gate Array »). L'étage 50 est pourvu d'un module de calcul configuré pour recevoir une tension de sortie VDS1_ON du premier amplificateur 41 et pour calculer un rapport entre ladite tension de sortie VDS1_ON et ledit courant de charge I _L OAD lorsque le premier transistor 11 est mis en conduction. Ce rapport donne ainsi une valeur de résistance drain source dynamique RDS_ON1 pour le premier transistor 11. En variante ou en combinaison d'un module de calcul d'un microcontrôleur ou d'un FPGA il est également possible d'utiliser un diviseur analogique pour déterminer un tel rapport. A l'aide du module de calcul précité, l'étage 50 est également, configuré pour à partir d'une tension de sortie VDS2_ON du premier amplificateur opérationnel montés en mode différentiel 41 et un courant de charge I _L OAD lorsque le deuxième transistor 12 est mis en conduction, déterminer un rapport VDS2_ON/ I _L OAD pour déterminer ainsi une valeur de résistance drain source RDS_ON2 pour le deuxième transistor 12 lorsqu'il est mis à l'état passant.

De manière avantageuse, outre une surveillance des valeurs de résistance drain source à l'état passant, on peut prévoir de protéger les transistors 11, 12 lorsque ces valeurs atteignent des niveaux trop élevés.

L'étage 50 peut être ainsi également prévu pour modifier les signaux de commande S _Gi , S _G2 des transistors 11, 12 en fonction des valeurs de résistance drain source déterminées.

L'étage 50 en particulier lorsqu'il comporte un microcontrôleur ou un circuit intégré de type à réseau de cellules programmables (FPGA pour « Field Programmable Gate Array ») peut être également prévu pour produire les signaux de commande de mesure S _M i, S _M 2-

Dans l'exemple de réalisation particulier illustré sur la figure 4, le circuit de contrôle est en outre doté d'un circuit de protection 60. Ce circuit de protection 60 est configuré pour lorsque la résistance drain source à l'état passant du premier transistor 11 dépasse un seuil donné permettre de déclencher une désactivation du premier transistor 11. Ce circuit de protection 60 est également configuré pour, lorsque la résistance drain source à l'état passant du deuxième transistor 12 dépasse un seuil donné permettre de déclencher une désactivation du deuxième transistor 12.

Dans l'exemple de réalisation particulier illustré, l'évaluation des résistances drain source à l'état passant est réalisée à l'aide d'un multiplicateur analogique 62 recevant en entrée le courant de charge I _L OAD, la tension de sortie VDS1_ON du premier amplificateur Op-Ampl, la tension de sortie VDS2_ON du deuxième amplificateur 0p-Amp2. Le multiplicateur 62 est susceptible de produire en sortie un premier signal d'évaluation S_evall représentatif du rapport entre ladite tension de sortie VDSI_ON du premier amplificateur Op-Ampl et ledit courant de charge I _L OAD, ainsi qu'un deuxième signal d'évaluation S_eval2 représentatif du rapport entre ladite tension de sortie V _D S2_ON du deuxième amplificateur 0p-Amp2 et ledit courant de charge I _L OAD-

Les signaux d'évaluation S_evall, S_eval2 sont ici émis en entrée et en particulier sur l'entrée inverseuse respectivement d'un premier comparateur 64A et d'un deuxième comparateur 64B. Les entrées non inverseuse des comparateurs 64A, 64B, sont quant à elles mises respectivement à un potentiel fixe Vréf_l, Vréf_2 dont dépend le seuil donné.

En fonction du résultat de la comparaison avec un premier potentiel fixe Vréf_l (respectivement un deuxième potentiel fixe Vréf_2), le premier comparateur 64A (resp. le deuxième comparateur 64B) est configuré pour produire un premier signal de désactivation Sdisablel, (resp. un deuxième signal de désactivation Sdisable2) à destination d'un premier circuit pilote 71 (resp. d'un deuxième circuit pilote 72) de grille de sorte à désactiver le premier transistor 11 (resp. le deuxième transistor 12) dont la résistance drain source à l'état passant est trop élevée. Les pilotes de grille 71, ni sont typiquement munis d'amplificateur de puissance et acceptent en entrée un signal à modulation de largeur d'impulsions PWM1, PWM2 (PWM pour « Pulse Width Modulation ») émanant d'un circuit numérique tel qu'évoqué précédemment.

Dans cet exemple les signaux d'évaluation S_evall, S_eval2 représentatifs respectivement de la résistance drain source dynamique RDS_ON1 du premier transistor 11 et de la résistance drain source dynamique RDS_ON2 du deuxième transistor 12 peuvent être numérisés et mémorisés par le biais d'un circuit 80 de surveillance et de sauvegarde muni d'un étage de conversion analogique numérique et d'au moins une mémoire. Ce circuit 80 peut être par exemple formé d'un microcontrôleur ou d'un FPGA.

Une surveillance de résistance dynamique à l'état passant de chaque transistor GaN est ainsi mise en œuvre et une sauvegarde des données pour les analyses ultérieurement peut être effectuée. Une protection des transistors 11 et 12 est également réalisée dans le cas où les valeurs de résistance dynamique critiques sont atteintes afin d'éviter la destruction de composants et/ou du système.

Dans l'exemple décrit précédemment en liaison avec les figures 1, les transistors 11, 12 à base de GaN appartiennent à un bras d'onduleur. Ceci peut correspondre par exemple à un bras d'un micro-onduleur solaire 400W, ou plus généralement un onduleur DC/AC. Il est également possible d'appliquer une mesure de résistance drain source telle que précédemment décrite à d'autres types de circuits à transistors GaN et par exemple à d'autres types de convertisseurs à base de composants GaN comme des convertisseurs DC/DC.

La figure 5 donne à présent une vue schématique en coupe d'une structure possible du premier et du deuxième transistor 11, 12.

Le transistor est réalisé à partir d'un substrat semi-conducteur 502, par exemple à base de silicium, sur lequel est disposé un bloc semi-conducteur comprenant une hétérojonction. L'hétérojonction est réalisée dans un empilement comprenant une première couche 504 d'un matériau semi-conducteur lll-N ayant une première bande interdite et une deuxième couche 506 d'un matériau semi-conducteur lll-N ayant une deuxième bande interdite, plus grande que ladite première bande interdite. Lorsque le transistor est à base de GaN, la première couche 504 est typiquement à base de GaN tandis que la deuxième couche 506 peut, par exemple, être en AIGaN.

Le transistor comprend en outre des contacts électriques de source 507 et de drain 508, qui sont disposés sur et en contact avec des régions de la couche 506. Chacun des contacts électriques 507 et 508 peut être une couche métallique ou un empilement de couches métalliques. Un gaz d'électrons bidimensionnel 2-DEG peut être formé dans une région de canal située dans la première couche 504, typiquement sous l'interface entre la deuxième couche 506 et la première couche 504. Le transistor comprend en outre une électrode de grille 510 qui est disposée en contact et ici sur une partie de la deuxième couche 506 pour contrôler le gaz d'électrons bidimensionnel. L'électrode de grille 510 est formé d'une région supérieure 511 qui est à base de métal et qui est en contact avec une région inférieure 512 semi- conductrice et par exemple à base de p-GaN.