以下に、本発明にかかる半導体チップお� ��び高周波回路の好適な実施の形態を図面に� ��づいて詳細に説明する。なお、以下に示す� ��施の形態により本発明が限定されるもので� ��ない。

実施の形態1.
 図1は、本発明の実施の形態1にかかる半導� �チップを形成する各構成部の配置関係を示� �平面図である。同図において、この半導体� �ップ21には、半導体素子11、高周波信号(以下 「RF信号」という)入力用配線パターン12、RF� �号入力用電極パッド13、局部発振波信号(以� �「LO信号」という)入力用配線パターン14,LO信 号入力用電極パッド15、並列配線パターン16� �リアクタンス回路接続用電極パッド17、並列 配線パターン18、およびリアクタンス回路接� ��用電極パッド19の各構成部が形成されてい� �。ここで、半導体素子11は、例えばトランジ スタ、ダイオードなどであり、少なくとも1� �の素子が配置される。

 ここで、本実施の形態では、半導体チッ� ��上には、2つのダイオードが互いに逆極性と なるように並列接続されて構成されたアンチ ・パラレル・ダイオード・ペア(以下「APDP」� ��略記)が形成され、当該半導体チップとは別 基板上に形成された信号入出力回路、反射回 路、分波回路などの機能回路とを電気的に接 続し、ディスクリートの偶高調波ミキサ回路 を構成している場合を一例として以下の説明 を行う。

 なお、APDPを用いて構成された偶高調波ミキ サでは、LO信号の入力ポートから入力されたL O信号と、RF信号の入力ポートから入力された RF信号とに基づき、両者の信号がミキシング� ��れて両者の周波数和または周波数差の成分� ��表す信号(以下「IF信号」という)が生成され る。いま、RF信号の基本周波数、LO信号の基� �周波数およびIF信号の各周波数をf _RF 、f _LO およびf _IF で表せば、これらの周波数間には、f _RF =|f _IF ±2・f _LO |関係がある。また、偶高調波ミキサに入力� �れるRF信号とLO信号との間には、f _RF ≒2・f _LO の関係がある。

 図1に戻り、RF信号入力用配線パターン12� �、APDP11にRF信号を入力するための伝送線路と して機能する配線パターンであり、その一端 がAPDP11の一端に電気的に接続される。RF信号� ��力用電極パッド13は、RF信号入力用配線パタ ーン12と図示しない半導体基板と別基板上に� ��成したRF信号を入力するための回路(以下「R F信号入力回路」という)との電気的接点を提� ��するための電極パッドである。同様に、LO� �号入力用配線パターン14は、APDP11にLO信号を� ��力するための伝送線路として機能する配線� ��ターンであり、その一端がAPDP11の他端に電� ��的に接続される。LO信号入力用電極パッド15 は、LO信号入力用配線パターン14と図示しな� �半導体基板と別基板上に構成したLO信号を入 力するための回路(以下「LO信号入力回路」と いう)との電気的接点を提供するための電極� �ッドである。並列配線パターン16は、RF信号� ��力用配線パターン12に対し並列に分岐する� �うに形成された伝送線路として機能する配� �パターンであり、RF信号入力用配線パターン 12と同様に、その一端がAPDP11の一端に電気的� ��接続される。リアクタンス回路接続用電極� ��ッド17は、並列配線パターン16と図示しない 半導体基板と別基板上に構成した反射回路、 分波回路、整合回路などの機能回路(以下「� �アクタンス回路」という)との電気的接点を� ��供するための電極パッドである。並列配線� ��ターン18は、LO信号入力用配線パターン14に� ��し並列に分岐するように形成された伝送線� ��として機能する配線パターンであり、LO信� �入力用配線パターン14と同様に、その一端が APDP11の他端に電気的に接続される。リアクタ ンス回路接続用電極パッド19は、リアクタン� ��回路接続用配線パターン18と図示しない半� �体基板と別基板上に構成した所望のリアク� �ンス回路との電気的接点を提供するための� �極パッドである。

 上述のように、本実施の形態にかかる半� ��体チップは、半導体チップと別基板上に構� ��された信号入出力回路から、半導体素子の� ��端子に信号を入出力するために一般的に設� ��られる電極パッド(図1の構成では、RF信号入 力用電極パッド13、LO信号入力用電極パッド15 )に加えて、信号入出力回路とは別個に形成� �たリアクタンス回路を接続するための電極� �ッド(図1の構成では、リアクタンス回路接続 用電極パッド17,19)を設けるようにしている。

 図2は、図1に示す半導体チップ(APDP)を信� �入出回路24,25、分波スタブ(リアクタンス回� �)22,23、IF出力回路27を形成した外部基板上にA uバンプ28によりフリップチップ実装して構成 したディスクリート偶高調波ミキサを示す平 面図であり、図3は、図2に示す偶高調波ミキ� ��の等価回路を示す図である。

 図2において、所定の基板上に実装された半 導体チップ21は、上述のような4つの電極パッ ド(RF信号入力用電極パッド13、LO信号入力用� �極パッド15、リアクタンス回路接続用電極パ ッド17,19)を有している。また、RF信号入力用� ��極パッド13にはRF入力線路24が接続され、LO� �号入力用電極パッド15にはLO入力線路25が接� �され、リアクタンス回路接続用電極パッド17 には長さL ₁ の先端開放スタブ22が接続され、リアクタン� ��回路接続用電極パッド19には長さL ₂ の先端短絡スタブ23が接続されている。

 また、先端開放スタブ22、および先端短絡� �タブ23はそれぞれ、APDPの各端子で、LO信号と RF信号を短絡する機能だけでなく、RF信号とLO 信号との周波数関係(f _RF ≒2・f _LO )から、LO信号の短絡はRF信号の開放に、RF信� �の短絡はLO信号の開放となるため、互いに短 絡されない信号に対しては、ほぼ無反射通過 となる(このため、以下では、2つのスタブを� ��波スタブと称す)。

 APDPにより、RF信号とLO信号のミキシング� �より生成されたIF信号は、LO信号入力端子側� ��接続された先端短絡スタブ23のDC接地を基準 電位として、RF信号入力側に接続されたIF出� �回路27から取り出される。IF出力回路27は、RF 入力線路24との接続点でRF周波数に対して、� �放となるようなRFチョークを構成しており、 RF信号の損失が発生せず、IF信号のみを取り� �すことができる。

 なお、実施の形態1では、RF側からIF信号� �取り出しているが、RF側にDC接地手段を設け� ��LO周波数に対して開放となるようなIF出力回 路をLO側に接続して、LO側からIF信号を取り出 す構成としてもよい。またこの場合、先端短 絡スタブ23により、IF信号も短絡されてしま� �ため、例えば、図1に示す半導体チップの並� ��配線パターン18にMIMキャパシタなどを挿入� �、IF信号などのDC、低周波信号に対して、先� ��短絡スタブのDC接地を切るような構成とし� �もよい。

 また、先端開放スタブ22の長さL ₁ は、LO信号実効波長(λg)の1/4よりも短くなる� �うに設定されるとともに、先端短絡スタブ23 の長さL ₂ は、LO信号実効波長(λg)の1/4よりも短くなる� �うに設定されている。なお、図2では、この� ��とをL ₁ <λg/4@LOおよびL ₂ <λg/4@LOとして表記している(以下、同様な� �記を行う)。

 つぎに、先端開放スタブ22の長さL ₁ が、L ₁ <λg/4@LOに設定される理由について説明する 。

 図3の等価回路に示すように、先端開放スタ ブ22がリアクタンス回路接続用電極パッド17� �接続される際には、Au-Bumpのインダクタンス3 8が付加される。なお、Au-Bumpは、特にミリ波� ��、マイクロ波帯においては、そのインダク� ��ンスを無視することはできない。このため� ��Au-Bumpのインダクタンス38を含めた電気長(以 下「等価電気長」という)が略λg/4@LOとなるよ うに、先端開放スタブ22の長さL ₁ を短く設定している。

 なお、図3にも示しているが、先端開放スタ ブ22のインピーダンス、Au-Bumpのインダクタン ス38などを考慮した等価電気長によって決定� ��れる短絡位置は、リアクタンス回路接続用� ��極パッド17ではなく、半導体チップ21を構成 するダイオードの接続端(A端=図1のRF信号入力 用配線パターン12と並列配線パターン16の接� �点に対応)であることが理想的である。この� ��め、先端開放スタブ22の長さL ₁ は、接続端Aにおいて短絡となるように、さ� �に半導体チップ上の並列配線パターン16およ びリアクタンス回路接続用電極パッド17(図1� �照)の長さも考慮して、設定されることが好� ��しい。

 上記の構成は、LO入力端側についても適用� �れる。すなわち、先端短絡スタブ23がリアク タンス回路接続用電極パッド19に接続される� ��には、Au-Bumpのインダクタンス37が付加され� ��。このため、Au-Bumpのインダクタンス37を含� ��た等価電気長が略λg/4@LOとなるように、先� �短絡スタブ23の長さL ₂ が設定される。なお、RF入力端側と同様に、� ��端短絡スタブ23の長さL ₂ は、短絡端の位置が半導体チップ21を構成す� ��ダイオードの接続端(B端=図1のLO信号入力用� ��線パターン14と並列配線パターン18の接続点 に対応)となるように、先端短絡スタブ23のイ ンピーダンス、Au-Bumpのインダクタンス37およ び並列配線パターン18およびリアクタンス回� ��接続用電極パッド19(図1参照)の長さも考慮� �て設定されることが好ましい。

 図4は、ダイオードに接続される分波スタブ の接続位置と偶高調波ミキサの変換損との関 係を示す図であり、横軸にはダイオード端か ら入出力用配線パターン上の分波スタブの接 続位置までの電気長、縦軸には変換損の相対 値(ダイオード端に分波スタブを接続したと� �の変換損に対する比較値)を示している。例� ��ば、分波スタブが接続点において、LO信号� �波数で短絡となるように、分波スタブ長が� �λg/4の長さに固定されている場合、同図に示 すように、ダイオード端から分波スタブの接 続位置までの電気長が実効波長の略1/4(=λg/4)� ��ときに偶高調波ミキサの変換損が最小にな� ��。したがって、図3に示すように、先端開放 スタブ22の長さL ₁ がダイオードの接続端AをLO信号周波数で短絡 となるような長さ(L ₁ <λg/4@LO)に設定され、かつ、先端短絡スタ� �23長さL ₂ がダイオードの接続端BをRF信号周波数で短絡 となるような長さ(L ₂ <λg/4@LO)に設定されている場合に偶高調波� �キサの変換損が最小となる。

 ところで、上記のように、例えばRF回路� �に接続される先端開放スタブをダイオード� �接続端Aが短絡端となるような長さに設定す� ��ことは、接続パッドが各端子で単一の従来� ��術にかかる半導体チップにおいても、ダイ� ��ード端から分波スタブの接続位置の長さを� ��記の長さに設定することにより、簡単に実� ��できるように思われる。しかしながら、従� ��技術にかかる半導体チップの構造では、理� ��的な短絡端を得ることができない。以下、� ��の理由について説明する。

 図5-1は、RFポート(RFin)からAPDPを見たRF信� �に対する理想的な等価回路を示す図であり� �図5-2は、LOポート(LOin)からAPDPを見たLO信号に 対する理想的な等価回路を示す図である。

 図3において、接続端Bが理想的にRF信号周 波数で短絡(図5-1参照)となるときには、RFポ� �ト(RFin)から入力されるRF信号は、APDP51の両端 にて最大電圧で励振される。

 同様に、接続端Aが理想的にLO信号周波数� ��短絡(図5-2参照)となるときには、LOポート(LO in)から入力されるLO信号は、APDP51の両端にて� ��大電圧で励振される。この結果、APDPにより 最小限の変換損失で、RF、LO信号の周波数混� �、周波数変換が行われる。

 図6は、従来の半導体チップ(APDP)を用いて偶 高調波ミキサを構成した場合の等価回路を示 す図である。上述のように、従来の半導体チ ップでは、その両端にそれぞれ1つの接続パ� �ド71,72しか有していない。このため、従来の 偶高調波ミキサでは、図6に示すように、先� �開放スタブ62および先端短絡スタブ63は、Au� �ンプやワイヤなどを介した、半導体チップ� �は別基板上に形成したRF信号入力回路上の一 端(G端)と、LO信号入力回路上の一端(H端)に接� ��するのが一般的な構成となる。なお、図6に おいて、先端開放スタブ62の長さL ₃ は、Au-Bumpおよび半導体チップ61内の配線パタ ーンのインダクタンスを含めた電気長がλg/4@ LOとなるような長さに設定されているものと� ��る。

 図7は、APDP端(A端:図3、E端:図6)から先端開 放スタブ側を見たときの反射特性(相対値)を� ��すグラフであり、図8は、APDP端(A端:図3、E端 :図6)から先端開放スタブ側を見たときの反射 特性をスミスチャートで示している。また、 図9は、APDP端(A端:図3、E端:図6)における短絡� �ンピーダンス(実数部)を示すグラフであり、 図10は、APDP端(A端:図3、E端:図6)における短絡� ��ンピーダンス(虚数部)を示すグラフである� �グラフは、いずれもシミュレーションによ� �代表的な結果を示している。

 図7~図10の各図において、記号「○」で示さ れる曲線が本実施の形態にかかる半導体チッ プ(図3参照)を用いたときの各特性であり、記 号「×」で示される曲線が従来の半導体チッ� ��(図6参照)を用いたときの各特性である。例� ��ば、本実施の形態にかかる半導体チップを� ��いた場合には、LO周波数f ₀ にて全反射(反射量=0dB:図7、規格化インピー� �ンス=0:図8のm1)が実現され、そのときのイン� ��ーダンス(Z=R+jX)も、実部R=0(図9)、虚部X=0(図1 0)が実現されている。すなわち、A端はLO周波� ��で理想的な短絡となっていることが解る。

 一方、従来の半導体チップを用いた場合に� ��、LO周波数f ₀ において、反射量=-5dB(図7)、規格化インピー� ��ンス≠0(図8のm2)であり、理想的な短絡とは� ��っていないことが解る。すなわち、従来の� ��導体チップを用いた図6の構成では、短絡イ ンピーダンスの虚部を零とすることはできて も(図10参照)、短絡インピーダンスの実部を� �とすることはできず、若干の抵抗値が残っ� �しまう(図9参照)。この結果、ダイオードの� �準電位は完全に接地されないため、理想的� �LO信号の最大励振が得られず、変換損の劣化 が生じる。

 このように、理想的な短絡を得るには、� ��続位置からλg/4の電気長を有した分波スタ� �を、所望の位置(APDP端)へ並列接続する必要� �ある。

 なお、この実施の形態では、先端開放,先 端短絡の各スタブをAu-Bumpで接続する場合に� �いて説明したが、各スタブ回路をワイヤボ� �ドで接続する場合であっても、上記と同様� �構成を採ることができる。

 以上説明したように、この実施の形態に� ��れば、半導体チップ内に形成されるAPDPの各 端で、理想的なRF信号短絡、LO信号短絡を実� �することができるので、APDPに接続される分� ��スタブを十分に機能させることができ、当� ��チップを用いて構成したディスクリート偶� ��調波ミキサ回路の変換損失を最小化するこ� ��が可能となる。

 また、このような実装による特性劣化を� ��けるために、従来の高周波回路では、とき� ��は半導体素子基板上に部分的に必要となる� ��射回路、分波回路、整合回路等のリアクタ� ��ス回路を一体化して構成する場合もあった( パーシャルMMICなど)。これに対して、この実� ��の形態では、半導体(能動)素子以外の入出� �回路および反射回路、分波回路、整合回路� �のリアクタンス回路を半導体素子基板と別� �板に形成し、高価な半導体基板には半導体(� ��動)素子部分のみを構成することができる。 したがって、実装による設計制約を受けない 設計自由度の高いディスクリート回路の構成 が可能となり、回路性能確保と半導体チップ 小型化の両立が期待できる。

 また、この実施の形態の半導体チップは� ��4つの電極パッドを有しているので、2つの� �極パッドを有している従来の半導体チップ� �比べて、フリップチップ実装時の安定性を� �加することができ、いわゆるチップ倒れの� �生確率を減少させることが可能となる。

実施の形態2.
 図11は、実施の形態1で示した半導体チップ� ��用いて発振器を構成した場合の一実施形態� ��示す図である。同図に示す発振器は、半導� ��チップ111、共振回路115、出力回路116、先端� ��絡回路117および反射回路118の各部を備えて� ��成される。

 半導体チップ111には、3端子素子として代 表的な電界効果トランジスタ(FET素子)112が形� ��されている。また、半導体チップ111には、� ��ート端子電極パッド113a、ソース端子電極パ ッド113b、ドレイン端子第1電極パッド113c、ド レイン端子第2電極パッド114cによる4つの電極 パッドが形成されている。これらの電極パッ ドにおいて、ゲート端子電極パッド113aには� �振器として機能する共振回路115が接続され� �ソース端子電極パッド113bにはFET素子112のソ� ��ス端までの電気長がλg/4~λg/2(λg:発振器出力 信号の実効波長)となる先端短絡回路(ソース� ��ンダクタ)117が接続され、ドレイン端子第1� �極パッド113cには発振出力を取り出すための� ��力回路116が接続され、ドレイン端子第2電極 パッド114cにはFET素子112のドレイン端までの� �気長が略λg/4となる先端開放スタブ118が接続 されている。先端開放スタブ118はFET素子112の 出力信号の負帰還により、信号周波数での反 射利得を高めるための、反射回路として機能 する。なお、ゲート端子電極パッド113aに接� �される共振回路115は、発振周波数帯域で動� �する共振器と、発振周波数を決める位相条� �を与えるFET素子112のベース端までの所定電� �長を持つ位相線路とにより構成される。例� �ば、共振器長(λg/2)と位相線路長さ(α)で与え られる電気長を持つスタブとして構成するこ とにより、共振器として機能させることがで きる。また、共振回路115および出力回路116に は、FET素子112に動作電圧を供給するための電 源回路を含んでいるが、図示および説明は省 略する。

 上記の反射回路118は、動作信号周波数が� ��くなるとともに、FET素子112のドレイン端子� ��近接して接続することが必要となり、例え� ��、ドレイン端子第1電極パッド113cのみを接� �して、出力回路とともに構成しようとした� �合、Auバンプやワイヤなどのインダクタンス により、反射利得が得られる上限周波数が低 くなってしまう。このため、Auバンプやワイ� ��などを接続箇所よりも、手前のドレイン端� ��側に、反射回路118を接続する必要が生じる� ��

 この実施の形態によれば、例えば発振動� ��に必要な反射利得を得る際に、Auバンプや� �イヤなどのインダクタンス付加による上限� �波数の制約を受けずに所望の特性を得るこ� �ができ、発振動作の高周波化などが期待で� �る。また、従来では、所望の特性を得るた� �に、ときにはFET素子112が構成される半導体� �板上に反射回路118を構成(パーシャル化)する ことも行っていたが、そのような設計手法を 採る必要がなく、高価な半導体素子基板上に はFET素子112のみを構成すればよい。このため 、実装による設計制約を受けない設計自由度 の高いディスクリート型の発振器を構成する ことができ、回路性能確保と半導体チップ小 型化の両立が期待できる。

 なお、この実施の形態では、半導体チッ� ��を構成するトランジスタのドレイン端子に� ��2個の電極パッドを設ける構成としているが 、この構成に限定されるものではない。例え ば、回路の必要に応じて、ゲート端子や、ソ ース端子に各2個の電極パッドを設ける構成� �してもよい。

実施の形態3.
 図12は、実施の形態1で示した半導体チップ� ��用いて(偶数)逓倍器を構成した場合の一実� �形態を示す図である。同図に示す逓倍器は� �半導体チップ121、入力回路125、出力回路126� �短絡回路128,および基本波反射回路127の各部� ��備えて構成される。

 半導体チップ121には、3端子素子として代 表的な電界効果トランジスタ(FET素子)122が形� ��されている。また、半導体チップ121には、� ��ート端子電極パッド123a、ソース端子電極パ ッド123b、ドレイン端子第1電極パッド123c、ド レイン端子第2電極パッド124cによる4つの電極 パッドが形成されている。これらの電極パッ ドにおいて、ゲート端子電極パッド123aには� �入力信号の基本波に対する整合回路として� �作する入力回路125が接続され、ソース端子� �極パッド123bには、DCおよび高周波帯の信号� �接地する短絡回路128が接続され、ドレイン� �子第1電極パッド123cには基本波信号が偶数倍 された偶数倍逓倍信号に対する整合回路とし て動作する出力回路126が接続され、ドレイン 端子第2電極パッド124cにはFET素子112のドレイ� ��端までの電気長が基本波のλg/4に設定され� �先端開放スタブ127が接続されている。なお� �ドレイン端子第2電極パッド124cに接続される 先端開放スタブ127は、基本波に対する全反射 回路として機能する。また、入力回路125およ び出力回路126には、FET素子112に動作電圧を供 給するための電源回路を含んでいるが、図示 および説明は省略する。

 この実施の形態の(偶数)逓倍器において� �、ドレイン端子の出力側に、基本波全反射� �偶数逓倍信号の整合回路を形成する際に、Au バンプやワイヤなどのインダクタンス付加に よる制約を受けずに、設計自由度の高い回路 設計が可能となり、所望の特性が得られるデ ィスクリート型の(偶数)逓倍器を構成するこ� ��ができる。

 なお、この実施の形態では、半導体チッ� ��を構成するトランジスタのドレイン端子に� ��2個の電極パッドを設ける構成としているが 、この構成に限定されるものではない。例え ば、回路の必要に応じて、ゲート端子や、ソ ース端子に各2個の電極パッドを設ける構成� �してもよい。

 また、上記実施の形態1~3では、例えば2端 子素子としてAPDPを、3端子素子としてFETを半� ��体素子として形成した場合の一例について� ��明したが、これらの2端子素子および3端子� �子に限定されるものではない。例えば、3端� ��素子として、バイポーラトランジスタおよ� ��IGBTなどの単機能素子ならびに、極性同一の 2つのダイオードを直列に接続したシリーズ� �ィなどの機能素子に適用することも可能で� �る。また、例えば、単体ダイオードまたはAP DPの各4素子をリング状に接続したリングクワ ッドなどの4端子素子などにも適用すること� �できる。