本申请要求了 2011年 7月 15日提交的、 申请号为 201110198180.5、 发明名称为 "半导体器件结构及其制作方法"的中国专利申� ��的优先权， 其全部内容通过引用结 合在本申请中。 技术领域

本发明涉及半导体领域， 更具体地， 涉及一种半导体器件结构及其制作方法， 其 中接触部以自对准方式形成， 且可以具有高的拉应力或压应力。 背景技术

目前， 集成电路日益缩小， 其特征尺寸越来越小并趋近于曝光系统的理论 极限。 因此，光刻后晶片表面成像将产生严重的畸变 ，即产生光学邻近效应（Optical Proximity Effect, OPE)。 随着光刻技术面临更高要求和挑战， 提出了能够增强光刻分辨率的双 重图形技术 （Double Patterning Technology, DPT)。 双重图形技术相当于将一套高密 度的电路图案分解成两套分立的、 密度较低的图案， 然后将它们分别印制到目标晶片 上。

以下， 将参照图 1〜3 来说明常规半导体器件制造工艺中为制作栅极 而利用的线 形和切断 （line-and-cut) 双重图形技术。

图 1示出了在晶片上形成的器件布局的一部分。 如图 1所示， 在晶片上， 通过涂 覆光刻胶并利用掩模进行曝光然后显影， 印制与将要形成的栅极图案相对应的线形图 案 1001。 在此， 还示出了晶片上的有源区 1002。 图案 1001中各线段是沿同一方向彼 此平行印制的， 它们具有相同或相近的间距和关键尺寸。

然后， 如图 2所示， 通过利用切断掩模进行再次曝光并显影， 在线形图案 1001 上形成切口 1003。 从而， 使得图案 1001中与各器件相对应的栅极图案彼此断开。

最后， 利用形成有切口 1003的光刻胶图案 1001 , 进行刻蚀， 并最终形成与该图 案相对应的栅极结构。 图 3 中示出了刻蚀后形成的栅极 1005， 并示出了绕栅极 1005 而形成的栅极侧墙 1006。

在以上过程中， 将用于形成栅极图案的一次曝光分成了两次来 实现： 一次曝光线 形图案 1001 ; 另一次曝光切口 1003。 从而可以降低对光刻的要求， 改进光刻中对线 宽的控制。此外，可以消除许多邻近效应，并 因此改进光学邻近修正（Optical Proximity Correction, OPC )。 而且， 还可以保证良好的沟道质量， 确保沟道中载流子的高迁移 率。

釆用上述方法在晶片上通过刻蚀形成栅极 1005之后,环绕栅极形成栅极侧墙 1006

(在图 3中，为简单起见，最上侧的栅极端部和最下� �的栅极端部处并没有示出侧墙； 但是需要指出的是， 如果某一栅极 1005 终止于这些位置， 那么这些位置处同样形成 有侧墙 1006, ，侧墙 1006是围绕栅极 1005形成的）。由于栅极图案中存在切口 1003, 从而侧墙材料也会进入该切口 1003内。 在切口 1003两侧相对的栅极图案各自的侧墙 材料可能彼此融合， 从而在切口 1003处形成空洞等缺陷。 在切口 1003处形成的空洞 等缺陷， 将会导致随后在其上形成的电介质层（例如， 下述电介质层 2004) 中出现缺 陷。 这些缺陷最终会对器件性能造成影响。

此外， 如图 4所示， 当采用上述方法在晶片 2000上形成栅极 2005， 并绕栅极形 成栅极侧墙 2006之后， 可以在晶片上淀积电介质层 2004, 使各器件之间保持电隔离。 此时， 为了形成与栅极以及源 /漏极的接触， 可以在电介质层 2004中刻蚀与栅极、 源 / 漏极相对应的接触孔并填充导电材料如金属， 形成接触部 2007a和 2007b (图 4中还 示出了在栅极区和源 /漏区形成的金属硅化物 2008， 以减小接触电阻）。

在常规工艺中， 所有接触部， 包括源 /漏区上的接触部 2007a和栅极区上的接触部 2007b, 均是通过一次刻蚀接触孔至底然后以导电材料 填充接触孔来形成的。 这对于 接触孔的刻蚀有着严格的要求。例如， 由于栅上的刻蚀深度与源 /漏区中的刻蚀深度不 同， 容易造成接触孔与栅之间的短路。 此外， 由于源 /漏区中的刻蚀深度较深且开口较 小 （即， 具有较小的宽高比）， 可能会引起无法完全刻通、 填充金属中出现空洞等多 种工艺缺陷， 从而限制了工艺的选择性， 而且导致了寄生电阻的增大。

有鉴于此， 需要提供一种新颖的半导体器件结构及其制作 方法。 发明内容

本发明的目的在于提供一种半导体器件结构及 其制作方法， 以克服上述现有技术 中的问题， 特别是简化接触部的形成。

根据本发明的一个方面， 提供了一种制作半导体器件结构的方法， 包括： 在半导 体衬底上形成至少一条连续的栅极线； 绕所述栅极线形成栅极侧墙； 在所述栅极线的 两侧， 在所述半导体衬底中形成源 /漏区； 绕所述栅极侧墙的外侧形成导电侧墙； 以及 在预定区域处， 实现器件间电隔离， 被隔离的栅极线部分形成相应单元器件的栅极 ， 被隔离的导电侧墙部分形成相应单元器件的接 触部。

根据本发明的另一方面， 提供了一种半导体器件结构， 包括： 半导体衬底； 在半 导体衬底上形成的多个单元器件， 每一单元器件包括： 在所述半导体衬底上形成的栅 极； 在所述栅极两侧形成的栅极侧墙； 以及在所述栅极侧墙的外侧形成的导电侧墙形 式的接触部， 其中， 沿栅宽方向相邻的单元器件各自的栅极、 栅极侧墙和接触部由同 一栅极线、 同一栅极侧墙层和同一导电侧墙层形成， 所述栅极线和导电侧墙层在所述 相邻的单元器件之间的预定区域中包括电隔离 部。

与现有技术中通过刻蚀接触孔并以导电材料填 充接触孔来形成接触部不同， 根据 本发明的实施例， 以侧墙的方式来形成接触部，避免了常规技术 中形成接触孔的困难。 此外， 根据本发明的实施例形成的接触部， 是以侧墙的方式形成在栅极侧墙外侧的， 从而自对准于源 /漏区， 并因此可以充当半导体器件的源 /漏区与外部之间电连接的接 触部。

另外， 在本发明中， 通过平坦化处理， 可以使得导电侧墙 （下接触部） 与栅极堆 叠具有相同的高度。 因此， 有利于后续工艺的进行。

此外， 在本发明中， 在形成了栅极侧墙以及导电侧墙之后， 再进行各器件之间的 电隔离操作例如切断或氧化。 因此， 栅极侧墙和导电侧墙仅在栅极线外侧延伸， 而没 有延伸进入相邻的单元器件各自栅极的相对端 面之间， 从而不会如现有技术中那样由 于切口处存在侧墙材料而出现空洞等缺陷。

另外， 通过带应力的导电侧墙和层间电介质层的应用 ， 可以进一步改善器件的性

附图说明

通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和 优点将更为清楚， 在附图中：

图 1〜4示出了根据现有技术制造半导体器件结构� ��示意流程；

图 5〜10示出了根据本发明第一实施例制造半导体 器件结构的过程中的器件结构 示意图；

图 11〜13 示出了根据本发明第二实施例制造半导体器件 结构的过程中的器件结 构示意图。 具体实施方式

以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 f口技术的描述， 以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的各种结构 示意图。 这些图并非是按比例绘制 的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所示出 的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示例性的， 实际中可 能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据实际所需可以另外 设计具有不同形状、 大小、 相对位置的区域 /层。

(第一实施例）

以下将参照附图 5〜10来描述本发明的第一实施例。

图 5示出了在半导体衬底上形成的器件布局的一� �分。 其中半导体衬底可以包括 任何适合的半导体衬底材料， 具体可以是但不限于硅、 锗、 锗化硅、 SOI (绝缘体上 硅）、 碳化硅、 砷化镓或者任何 III/V族化合物半导体等。 根据现有技术公知的设计要 求 （例如 p型衬底或者 n型衬底）， 半导体衬底可以包括各种掺杂配置。 此外， 半导体 衬底可选地可以包括外延层， 可以施加应力以增强性能。 在以下的描述中， 以常规的 Si衬底为例进行描述。

在半导体衬底上己经形成了 _STI (浅沟槽隔离） 区 3001以及被 STI区 3001围绕的有 源区 3002。 为了方便起见， 图 5中仅示出了带状分布的有源区 3002以及带状分布的 STI 区 3001。 STI区和有源区的形成可以参照现有常规技术， 本发明对此不做限定。

在形成栅极材料层之前， 可以先在半导体衬底上形成栅介质层 3003 (图 5中未示 出，例如可以参照以下图 7)，例如可以是普通的介质材料 Si0 ₂ ，或者是高 k栅介质材料， 如 Hf0 ₂ 、 HfSiO、 HfSiON、 HfTaO, HfTiO、 HfZrO、 A1 ₂ 0 ₃ 、 La ₂ 0 ₃ 、 Zr0 ₂ 、 LaAlO中 任一种或其组合， 或者是其他电介质材料。

如图 5所示， 在半导体衬底上淀积一层栅极材料层 （或者， 在栅介质层 3003上淀 积栅极材料层， 在此未示出）， 通过涂覆光刻胶并利用掩模进行曝光， 然后显影， 印 制与将要形成的栅极线图案相对应的线形图案 3004。 在所示的示例中， 图案 3004中各 线段是沿同一方向彼此平行印制的， 它们具有相同或相近的间距和关键尺寸。

与常规技术中不同， 在形成了上述线形图案 3004之后， 并不立即使用切断掩模来 形成切口图案， 而是如图 6所示， 直接利用线形图案 3004来刻蚀淀积于晶片上的栅极 材料层， 以形成平行的栅极线 3005。在此， 在形成有栅介质层 3003的情况下， 优选地， 在刻蚀栅极材料层之后，进一步刻蚀栅介质层 ，使得栅介质层仅留于栅极材料层之下。

在形成了栅极线 3005之后， 可以按照常规工艺来进行处理， 以形成半导体器件结 构如晶体管结构。 例如， 可以进行离子注入（进行掺杂以便形成源 /漏等）、 侧墙形成、 硅化、 双应力衬层集成等， 以下将进行详细说明。

具体地， 如图 7 (a) 所示， 绕栅极线 3005形成栅极侧墙 3006。 例如， 可以通过在 整个半导体器件结构上淀积一层或多层电介质 材料， 例如 Si0 ₂ 、 Si ₃ N ₄ 、 SiON或其他材 料， 或者这些材料的组合， 再通过反应离子刻蚀（相对于衬底 Si选择刻蚀电介质材料） 形成栅极侧墙 3006。 由于栅极线 3005中并没有形成开口， 因此除了栅极线 3005在图中 竖直方向上的末端处， 栅极侧墙 3006形成于栅极线 3005沿图中水平方向的两侧。

如果在以上刻蚀栅材料层的步骤中并没有刻蚀 栅介质层， 则在形成侧墙 3006之 后， 可沿侧墙进行刻蚀， 使得位于侧墙之外的栅介质层 3003被去除。

另外， 通过离子注入进行掺杂， 从而在栅极两侧的衬底 3000中形成源 /漏区 3007。 可选地， 在形成栅极侧墙之前， 还可以通过倾角离子注入形成源 /漏延伸区以及 Halo (晕环） 区 （未示出）。

可选地， 在源 /漏区 3007以及栅极线 3005上进行硅化处理， 以形成金属硅化物层 3008。硅化物形成的方法可以是： 在整个半导体器件结构上淀积一层金属， 如\¥、 Co、 Ni等， 接着进行高温退火， 使得半导体材料 （在本实施例中是 Si) 与金属反应形成硅 化物， 最后将未反应的金属去除。 图 7 (b) 示出了沿图 7 (a) 中 A- A'的部分截面图， 为了方便起见， 仅示出了其中通过 STI区 3001相隔离的两个栅堆叠结构。

在此， 需要指出的是， 上述这些形成半导体器件的工艺（如离子注入 、侧墙形成、 硅化等）， 与本发明的主旨并无直接关联， 在此不进行详细描述。 它们可以采用现有 技术来实现， 也可以采用将来发展的技术来实现， 这并不影响本发明。

接下来， 如图 8 (a) 所示， 绕如上所述形成的栅极侧墙 3006外侧， 以导电材料来 形成导电侧墙 3009。同样地，由于栅极线 3005中并没有形成开口，因此除了栅极线 3005 在图中竖直方向上的末端处， 导电侧墙 3009形成于栅极侧墙 3006沿图中水平方向的外 例如， 导电侧墙 3009可以通过如下方式来形成。 在半导体衬底上保形淀积一层导 电材料； 然后对所淀积的导电材料层进行选择性刻蚀， 从而去除其与衬底表面平行的 部分， 仅保留其与衬底表面垂直的部分， 并因此得到导电侧墙 3009。 当然， 本领域技 术人员也可以想到其他方式来形成导电侧墙 3009以及上述的栅极侧墙 3006。

图 8 (b) 示出了沿图 8 ( a) 中 A-A'的部分截面图， 为了方便起见， 仅示出了其中 通过 STI区 3001相隔离的两个栅堆叠结构。 如图 8 (b) 所示， 以上述方式形成的导电 侧墙 3009自对准于半导体器件的源 /漏区 3007上， 并因此可以用作源 /漏区与外部电连 接的接触部。

优选地， 导电侧墙 3009由带有应力的导电材料制成。 例如， 对于 n型场效应晶体 管 （NFET) 结构， 导电侧墙 3009由带有拉应力的导电材料制成； 而对于 p型场效应晶 体管 （PFET) , 导电侧墙 3009由带有压应力的导电材料制成。 关于应力对于器件性能 的改善， 已经有着众多研究， 在此不详细描述。

具体地， 例如提供拉应力的导电材料可以包括 Al、 Cr、 Zr等或其组合， 提供压应 力的导电材料可以包括 Al、 Ta、 Zr等或其组合。 对于这些材料如何提供应力的说明， 例如可以参见下述文献：

1. C. Cabral, Jr., L. A. Clevenger, & R. G. Schad, Repeated compressive stress increase with 400°C thermal cycling in tantalum thin films due to increase in the oxygen content, Journal of Vacuum Science & Technology B: Microelectronics and Nanometer Structures, Vol. 12, Issue 4, pp. 2818-2821, 1994； 禾口

2. Robert J. Di'ese, & Matthias Wuttig, In situ stress measurements in zirconium and zirconium oxide films prepared by direct current sputtering, JOURNAL OF APPLIED PHYSICS 99, 123517 (2006)。

接下来， 可以在得到的结构上形成层间电介质层。 这种层间电介质层通常可以包 括氮化物如 Si3N4。 在本发明中， 优选地， 为了进一步改善器件性能， 层间电介质层 由带有应力的电介质材料制成。 例如， 对于 NFET, 层间电介质层可以由带有拉应力 的电介质材料制成； 对于 PFET, 层间电介质层可以由带有压应力的电介质材料 制成。

具体地，例如提供拉应力的电介质材料可以包 括带有拉应力的金属氧化物，如 Al、 Cr、 Zr等的氧化物或其组合， 提供压应力的电介质材料可以包括带有压应力 的金属氧 化物， 如 Al、 Ta、 Zr等的氧化物或其组合。 对于这些材料如何提供应力的说明， 同样 可以参见上述文献 1和 2。 图 8 (c)中示出了对于 NFET (图中左侧）形成有带拉应力的层间电介质层 3013a、 对于 PFET (图中右侧） 形成有带压应力的层间电介质层 3013b的结构。

随后， 如图 9所示， 按照设计将如上所述形成的栅极线 3005连同绕其形成的栅极 侧墙 3006以及导电侧墙 3009，在预定区域处切断，以实现各单元器件� �间的电隔离（图 9中为清楚起见， 没有示出所形成的层间电介质层 3013a、 3013b)。通常来说， 是在 STI 3001的上方进行切断， 切口的宽度 （沿图中竖直方向） 一般为 l-10nm。 这种切断例如 可以利用切断掩模， 通过反应离子刻蚀或激光切割刻蚀等方法来实 现。 例如， 如果使 用刻蚀方法， 首先在衬底上涂覆光刻胶， 并通过切断掩模来对光刻胶进行构图， 使得 与将要形成的切口相对应的预定区域暴露在外 。然后，将暴露在外的这些栅极线 3005、 绕其形成的栅极侧墙 3006以及导电侧墙 3009切断， 形成切口 3010, 结果切断的栅极线 3005形成电隔离的栅极 3011， 切断的导电侧墙 3009形成电隔离的接触部 3012。 在此， 切口 3010形成于 STI 3001上。 切口 3010随后可以被另外的层间电介质层 （例如， 下述 的层间电介质层 3014) 填充。

在此需要指出的是， 也可以不切断栅极侧墙 3006。 例如， 在通过刻蚀方法来进行 切断的示例中， 可以选择刻蚀剂的类型， 使得刻蚀基本上不会影响栅极侧墙 3006。 由 于栅极侧墙 3006本身是绝缘的， 因此不会影响器件间的隔离。

或者， 栅极线 3005和导电侧墙 3009并不真正切断， 而是可以通过向切口位置例如 注入氧 （原子）， 来使得栅极线 3005中的半导体材料 （例如， Si) 以及导电侧墙 3009 中的导电材料（例如， Al、 Cr、 Zr、 Ta等金属）氧化， 从而形成绝缘的氧化物。 结果， 通过生成的氧化物， 使得切口两端的栅极线 3005彼此电隔离（等效于 "切断"的效果） 从而形成电隔离的栅极 3011， 切口两端的导电侧墙 3009彼此电隔离 （等效于 "切断" 的效果） 从而形成电隔离的接触部 3012。 当然， 注入的气体不限于氧， 本领域技术人 员也可以根据所使用的栅极线 3005和导电侧墙 3009的材料， 适当选择注入的气体或化 学物质， 使它们发生反应从而生成电介质材料， 并因此实现电隔离。

这样， 就基本上完成了根据本发明的半导体器件结构 的制作。

需要指出的是， 在上述实施例中， 先形成层间电介质层 3013a和 3013b, 然后再进 行栅极线和导电侧墙 （以及可选的， 栅极侧墙） 的 "切断"或者说 "隔离 但是， 也可以先进行栅极线和导电侧墙（以及可选的 ， 栅极侧墙）的"切断"或者说 "隔离"， 然后再形成层间电介质层 3013a和 3013b。

图 10 (a) 示出了通过上述方法制作得到的半导体器件结 构的截面图， 其中为了 方便起见， 仅示出了两个栅堆叠结构。 在图 10 (a) 中， 所示的结构已经进行了平坦 化处理例如 CMP (化学机械抛光）， 以露出接触部 3012，从而使得栅堆叠和接触部 3012 顶部基本上齐平， 这有助于随后的工艺。 这种平坦化处理例如可以在形成层间电介质 层 3013a和 3013b之后立即进行， 或者也可以在上述 "切断"或者 "隔离"之后再进行。 在图 10 ( a) 中， 为清楚起见， 栅极 3011顶部没有示出金属硅化物层， 但是实际上栅极 3011顶部仍然可以留有金属硅化物层。

如图 10 (a) 所示， 该半导体器件结构包括多个单元器件， 每一单元器件包括- 在半导体衬底上形成的栅堆叠， 栅堆叠包括栅介质层 3003和栅介质层上的栅极 3011 ; 在栅堆叠两侧形成的栅极侧墙 3006; 以及紧邻栅极侧墙 3006的外侧形成的接触部

3012。 该结构中， 沿栅宽的方向 （图 9中的竖直方向， 图 10 ( a) 中垂直纸面的方向）， 相邻的单元器件在预定区域相互电隔离。

具体地， 沿栅宽方向相邻的单元器件各自的栅极 3011、 栅极侧墙 3006和接触部 3012由同一栅极线 3005、 同一栅极侧墙层 3006和同一导电侧墙层 3009形成， 其中栅极 线 3005和导电侧墙层 3009在预定区域处包含隔离部， 从而使得相邻的单元器件电隔 离。 这种隔离部可以包括通过刻蚀形成的切口， 或者由栅极线和导电侧墙层的材料转 变而来的绝缘材料 （例如， 上述通过在切口位置注入氧而形成的氧化物） 。 切口中可 以填充有电介质材料， 例如在先切断再形成层间电介质层 3013a和 3013b的情况下， 切 口中可以填充有层间电介质层 3013a和 3013b的材料，或者在先形成层间电介质层 3013a 和 3013b再进行切断的过程中， 切口中可以填充有随后形成的层间电介质层 （例如， 下述层间电介质层 3014) 的材料。 在本发明中， 在所述预定区域处， 相对的栅极端面 处并不存在栅极侧墙的材料， 这与常规技术中环绕栅极四周形成栅极侧墙的 情况不 同。

在栅极 3011的两侧， 还形成有源 /漏区 3007， 以及源 /漏区 3007上方可以形成金属 硅化物接触 3008。

优选地， 沿栅宽的方向， 相邻的单元器件相对的栅极端面或者接触部端 面之间的 距离为 l-10nm。

其中， 接触部 3012以及层间电介质层 3013a和 3013b优选地提供拉应力 （对 NFET) 和 /或压应力 （对 PFET)。

此外，如图 10 (b)所示，可以在得到的结构上进一步形成另一 层间电介质层 3014， 并在栅极 3011、 源 /漏区 3007的下接触部 3012上形成上接触部 3015。 在源 /漏区 3007的 上方， 下接触部 3012和上接触部 3015对齐， 从而能够实现电接触。 (第二实施例）

本发明的方法还可以与替代栅工艺相兼容。 以下， 将参照附图 11〜13来描述本发 明的第二实施例， 在该实施例中结合了替代栅极工艺， g[l， 首先形成牺牲栅极线， 并 后继代之以替代栅极线。

以下， 将着重描述第二实施例与第一实施例的不同之 处， 对于相同的处理则不再 重复。 附图中相同的标记表示相同的部件。

如图 11 ( a)所示， 同第一实施例中一样， 先通过印制平行的栅极线图案并进行刻 蚀， 形成牺牲栅极线 3005, 牺牲栅极线 3005—般是由多晶硅形成。 然后按照常规工艺 来进行处理， 以形成半导体器件结构， 例如在牺牲栅极线 3005两侧在半导体衬底中形 成源 /漏区 3007， 绕牺牲栅极线 3005形成栅极侧墙 3006 (由于牺牲栅极线 3005中并没有 形成开口， 因此除了牺牲栅极线 3005在图中竖直方向上的末端处， 栅极侧墙 3006形成 于牺牲栅极线 3005沿图中水平方向的两侧）， 还可以在源 /漏区 3007上形成金属硅化物 层 3008。 在此， 还示出了半导体衬底上的有源区图案 3002。

图 11 ( b) 示出了沿图 11 ( a) 中 A-A'的部分截面图， 为了方便起见， 仅示出了其 中通过 STI区 3001相隔离的两个栅堆叠结构。 如图 11 (b) 所示， 在该实施例中， 牺牲 栅极线 3005为多晶硅构成， 因此其上无金属硅化物层。 在此需要指出的是， 栅堆叠中 在牺牲栅极线 3005之下还可以包括牺牲栅介质层 （图中未示出）。

接下来，如图 12 ( a)和 12 (b )所示， 同样绕栅极侧墙 3006外侧形成导电侧墙 3009。 该导电侧墙 3009自对准于半导体器件的源 /漏区上， 并因此可以用作源 /漏区与外部电 连接的接触部。

优选地， 导电侧墙 3009由带有应力的导电材料制成。 例如， 对于 NFET， 导电侧 墙 3009由带有拉应力的导电材料制成； 而对于 PFET, 导电侧墙 3009由带有压应力的导 电材料制成。 关于应力对于器件性能的改善， 已经有着众多研究， 在此不详细描述。 具体地， 例如提供拉应力的导电材料可以包括 Al、 &、 Zr等或其组合， 提供压应力的 导电材料可以包括 Al、 Ta、 Zr等或其组合。

接下来， 可以在得到的结构上形成层间电介质层。 这种层间电介质层通常可以包 括氮化物如 Si3N4。 在本发明中， 优选地， 为了进一步改善器件性能， 层间电介质层 由带有应力的电介质材料制成。 例如， 对于 NFET， 层间电介质层可以由带有拉应力 的电介质材料制成； 对于 PFET， 层间电介质层可以由带有压应力的电介质材料 制成。 具体地， 例如提供拉应力的电介质材料可以包括带有拉 应力的金属氧化物， 如 Al、 Q -、 Zr等的氧化物或其组合， 提供压应力的电介质材料可以包括带有压应力 的金属氧化 物， 如 Al、 Ta、 Zr等的氧化物或其组合。

图 13 ( _a )中示出了对于NFET (图中左侧）形成有带拉应力的层间电介质层30 13 _a 、 对于 PFET (图中右侧） 形成有带压应力的层间电介质层 3013b的结构。 在此， 优选地 对层间电介质层 3013a和 3013b进行平坦化处理例如 CMP, 以露出替代栅极线 3005 , 以 便随后进行替代栅处理。

接着， 如图 13 (b) 所示， 例如通过刻蚀等方法去除牺牲栅极线 3005或 （在形成 牺牲栅介质的情况下） 牺牲栅极线与牺牲栅极线下的牺牲栅介质， 从而在栅极侧墙 3006之间形成开口 3016。然后， 如图 13 (c)所示， 在开口 3016中形成替代栅极线 3005' 或替代栅堆叠。 如果在半导体衬底上没有栅介质层， 也可以在形成替代栅极线之前， 在上述开口中先形成栅介质层 3003 , 例如高 k栅介质层， 然后再形成替代栅极线 3005'。 本领域技术人员可以设计出多种方法来实现这 种栅极线替代过程。

优选地， 在形成替代栅极线 3005'之后， 可以进行平坦化处理例如 CMP， 以使得栅 极线 3005'与导电侧墙 3009具有相同的高度。 这有利于后续的处理。

接下来， 同第一实施例中一样， 利用切断掩膜在预定区域实现单元器件之间的 电 隔离（参见图 9)。 具体地， 例如可以通过在预定区域切断替代栅极线 3005'和导电侧墙 3009, 来实现所述电隔离； 或者， 可以通过在预定区域进行氧注入， 使得栅极线 3005 中的半导体材料 （例如， Si ) 以及导电侧墙 3009中的导电材料 （例如， Al、 Cr、 Zr、 Ta等金属） 氧化， 从而形成绝缘的氧化物， 来实现所述电隔离。

此外， 如图 13 (d) 所示， 为了完成器件前道工艺， 可以在所得到的结构上形成 另一层间介质层 3014, 并在其中形成上接触部 3015。 在此， 层间介质层 3014可以填充 切口中未填满的空隙， 从而进一步将沿栅宽方向相邻的单元器件进行 电隔离。 在这个 实施例中， 由图 13 (d) 可以看出， 在形成上接触部 3015时， 在栅极区和源 /漏区上刻 蚀的上接触部深度相同， 可以简化刻蚀工艺。

这里需要指出的是， 尽管在以上描述的实施例中， 先进行替代栅处理， 然后再进 行切断处理。 但是本发明不限于此。 也可以在进行切断处理之后， 再进行替代栅极处 理。 例如， 可以在形成导电侧墙 3009之后， 立即将牺牲栅极线 3005和导电侧墙 3009切 断， 形成电隔离的栅极以及电隔离的接触部， 接着进行替代栅处理， 形成栅极。 总之， 本发明的各实施例中的各个步骤的顺序并不局 限于上述实施例所述。

在本发明的第二实施例中， 栅极侧墙和导电侧墙均为 " I"型侧墙， 不同于第一实 施例中的 "D"型侧墙。 "Γ型侧墙的好处在于， 形成的高度与栅堆叠一致。 形成 I型 侧墙后， 可以不需要平坦化处理， 或者也不淀积层间电介质层 3013a和 3013b, 而直接 淀积层间电介质层 3014， 然后在层间电介质层 3014中形成上接触部， 则同样也能够实 现本发明。本领域普通技术人员知道多种形成 I型侧墙的方法，在此不详细描述。同样， I型侧墙也可以适用于第一实施例。 如上所述， 在根据本发明的实施例中， 在衬底上印制平行栅极线图案之后， 并不 是如现有技术中那样立即利用切断掩模来实现 器件间电隔离， 而是首先利用所印制的 平行栅极线图案进行刻蚀， 以得到栅极线， 并继续形成半导体器件结构。 之后， 绕栅 堆叠， 具体地， 绕栅极侧墙， 以侧墙的形式形成自对准的源 /漏接触部。 最后， 利用切 断掩模， 进行器件间电隔离， 例如通过切断或者氧化等。

根据本发明的实施例， 单元器件之间的电隔离 （例如， 切断或者氧化） 可以在形 成导电侧墙之后的任何时候进行， 最终完成半导体器件结构的前道工艺。 即， 隔离处 理可以在形成导电侧墙之后、 完成半导体器件结构的金属互连之前进行。

因此， 根据本发明， 在最后再切断或隔离栅极图案， 从而可以使相对栅电极的顶 端之间的距离更为紧密。 此外， 在本发明中， 在形成了栅极侧墙以及导电侧墙之后， 再进行隔离以使各器件之间相互隔离。 因此， 相邻单元器件之间的相对端面之间不会 存在侧墙材料， 从而不会如现有技术中那样出现空洞等缺陷。 另外， 各器件之间的导 电侧墙（接触部）通过切口或隔离部完全断开 ， 从而实现了各器件之间的良好电绝缘。

而且， 与现有技术中通过刻蚀接触孔并以导电材料填 充接触孔来形成接触部不 同， 根据本发明的实施例， 以侧墙的方式来形成接触部， 避免了常规技术中形成接触 孔的困难。 并且， 这种侧墙形式的接触部自对准于源 /漏区， 大大简化了工艺。 而根据 常规工艺， 则无法以导电侧墙的形式来形成这种自对准接 触部。 这是因为在常规工艺 中， 先形成切口， 然后再进行侧墙形成工艺。 这样， 在形成侧墙， 特别是在形成导电 侧墙时， 导电材料会进入切口中， 从而可能使彼此相对的栅极各自的导电侧墙不 能完 全隔离， 并因此使得相应的器件彼此电接触。

此外， 本发明与替代栅工艺相兼容， 从而实现多种工艺选择。

另外， 在本发明中， 例如可以通过平坦化处理， 使得导电侧墙 （接触部） 与栅极 堆叠具有相同的高度。 因此， 有利于后续工艺的进行。

另外， 需要指出的是， 在以上描述中， 所形成的单元器件为常规的平面互补金属 氧化物场效应晶体管（CMOSFET)。 但是， 本领域技术人员应当理解， 单元器件也可 以形成为非平面的鰭式场效应晶体管 （FinFET), 这两种器件的区别仅在于有源区设 置的不同以及因此导致的有源区上栅极设置的 不同。

尽管以上分别描述了本发明的不同实施例， 但是这并不意味着这些实施例中的有 益措施不能有利地组合使用。

在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过现有技 术中的各种手段，来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方 法 并不完全相同的方法。

以上参照本发明的实施例对本发明予以了说明 。 但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替代和修改， 这些替代和 修改都应落在本发明的范围之内。